DE10224417B4

DE10224417B4 - Verfahren zur Klassifizierung von Fehlern des Layouts einer Halbleiterschaltung

Info

Publication number: DE10224417B4
Application number: DE10224417A
Authority: DE
Inventors: Dirk Meyer; Thomas Roessler
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-05-29
Filing date: 2002-05-29
Publication date: 2007-08-02
Anticipated expiration: 2022-05-30
Also published as: US7716613B2; US7207016B2; DE10224417A1; US20040025098A1; US20070157142A1

Abstract

Verfahren zur Klassifizierung von Fehlern des Layouts einer Halbleiterschaltung, mit folgenden Schritten:
Untersuchen des Layouts der Halbleiterschaltung auf Verstoß gegen vorbestimmte Designregeln zur Feststellung von Fehlern; und für jeden Fehler:
Markieren des Fehlers im Layout;
Extrahieren von Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers;
Vergleichen der extrahierten Informationen mit vorgespeicherten Informationen innerhalb einer Vielzahl von Klassen; und
Zuordnen des Fehlers zu der jeweiligen Klasse anhand der verglichenen Informationen, wobei
die Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers geometrische und/oder elektrische Informationen sind,
dadurch gekennzeichnet, dass
die Informationen den Fehler sowie das Layout der Halbleiterschaltung in der Umgebung des Fehlers als geometrisches Muster darstellen, und die vorgespeicherten Informationen in jeder Klasse ein unterschiedliches geometrisches Muster darstellen, und wobei beim Vergleich der Informationen die Muster auf geometrische Identität verglichen werden....

Description

Bekannte physikalische Verifikationssoftware überprüft den physikalischen Halbleiterschaltungsentwurf auf die Einhaltung von definierten Designregeln, die beispielsweise die Herstellbarkeit und Funktionsfähigkeit der Schaltung auf Silizium garantieren sollen. Für jede Verletzung einer Designregel generiert die Software eine Fehlermeldung, die aufzeigt, an welcher Stelle in der Schaltung welche Regel verletzt ist. Zur Verdeutlichung der Verletzung wird zudem ein "Fehlermarker" erzeugt. Dieser Fehlermarker kann verschiedene Formen haben.
Ist zum Beispiel ein Mindestabstand zwischen den Kanten zweier Polygone verletzt, so könnten entweder die zwei Kanten angezeigt werden, oder ein Polygon, das die Fläche zwischen den beiden Kanten bedeckt.
Die Hersteller von Verifikationssoftware gehen von folgendem Benutzungsmodell aus: Wenn eine Verletzung einer Designregel auftritt, so wird diese vom Benutzer anhand der Fehlermeldung gefunden, betrachtet, und schließlich beseitigt.
Im praktischen Einsatz werden jedoch viele Designregel-Verletzungen vom Benutzer als "nicht relevant", "unkritisch" oder "in diesem Fall akzeptabel" eingestuft und nicht beseitigt. Der Benutzer bringt somit zusätzliches Wissen ein, wie z.B. Erfahrung über die Herstellbarkeit einer Struktur auf Silizium trotz der formalen Verletzung der Designregel.
Die Anzahl der auf diese Weise akzeptierten Fehler kann in repetitiven Strukturen, wie sie z.B. auf Speicherchips vorkommen, in die Tausende gehen.
Damit stellt sich das Problem, unter mehreren tausend akzeptierten Fehlern diejenigen zu finden, die nicht akzeptiert werden sollten. Die Fehlermeldungen liegen jedoch für eine Designregel-Verletzung und innerhalb einer Zelle (große IC-Designs werden in eine Hierarchie von Zellen aufgegliedert) in beliebiger Sortierung vor und enthalten keine objektivierbaren Ordnungsmerkmale.

Die Druckschrift US 6 397 373 B1 beschreibt ein Verfahren zum Überprüfen eines Halbleiterschaltungsentwurfes. Das Verfahren sieht das Feststellen und Analysieren von Designfehlern vor, wobei Layouteigenschaften im Bereich eines Fehlers gespeichert, verglichen und klassifiziert werden.

Die vorliegende Erfindung hat zur Aufgabe, sich dieser Problematik anzunehmen. Insbesondere soll es ermöglicht werden, akzeptierbare Fehler von solchen zu unterscheiden, die nicht akzeptiert werden sollten.

Diese und andere Aufgaben werden durch die in den unabhängigen Ansprüchen angegebene Erfindung gelöst. Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu entnehmen.

Erfindungsgemäß ist ein Verfahren geschaffen zur Klassifizierung von Fehlern des Layouts einer Halbleiterschaltung, mit folgenden Schritten:
Untersuchen des Layouts der Halbleiterschaltung auf Verstoß gegen vorbestimmte Designregeln zur Feststellung von Fehlern; und für jeden Fehler:
Markieren des Fehlers im Layout;
Extrahieren von Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers;
Vergleichen der extrahierten Informationen mit vorgespeicherten Informationen innerhalb einer Vielzahl von Klassen; und
Zuordnen des Fehlers zu der jeweiligen Klasse anhand der verglichenen Informationen.

Die Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers sind geometrische und/oder elektrische Informationen, wobei diese den Fehler sowie das Layout der Halbleiterschaltung in der Umgebung des Fehlers als geometrisches Muster darstellen, und die vorgespeicherten Informationen in jeder Klasse ein unterschiedliches geometrisches Muster darstellen, und wobei beim Vergleich der Informationen die Muster auf geometrische Identität verglichen werden.

Insbesondere werden in diesem Verfahren jeder Fehler markiert und anschließend Informationen über die Fehlermarkierung sowie die Layoutumgebung des Fehlers in Form eines geometrischen Musters in einem Speicher abgelegt.

Der Vorteil dieses Verfahrens liegt insbesondere darin, dass DRC-(DRC = Design Rule Check; englische Abkürzung für Designregel-Prüfung) Fehlermarker samt ihrer Umgebung exakt geometrisch mit anderen DRC-Fehlermarkern und deren Umgebung auf effiziente Art verglichen und damit klassifiziert werden können.

Die Umgebung einer Fehlermarkierung besteht aus geometrischen Objekten auf einer oder mehreren Referenzebenen. In jeder solchen Referenzebene sind Informationen dargestellt, die sich auf verschiedene Aspekte des Layouts beziehen, wie beispielsweise geometrische Aspekte, oder auch eine Zuordnung von geometrischen Informationen zu einer physikalischen Schicht der herzustellenden Halbleiterschaltung.

Zur Fehlererkennung können Informationen aus unterschiedlichen Referenzebenen verwendet werden. Beispielsweise kann sich die Überprüfung der Designregeln auf die Einhaltung eines Mindestabstandes zwischen Elementen in verschiedenen Schichten der Halbleiterschaltung beziehen, wobei diese in verschiedenen Referenzebenen dargestellt sind.

Welche Referenzebenen zur Überprüfung der Designregeln verwendet werden, hängt von der Semantik der Überprüfung ab. Welche Teile von geometrischen Objekten innerhalb einer Ebene in ein Muster aufgenommen werden, wird anhand einer für eine Designregel-Prüfung und die jeweilige Referenzebene spezifischen Vorschrift, die den betrachteten Bereich beschreibt, bestimmt.

Zur Klassifizierung werden Fehler immer dann derselben Fehlerklasse zugeordnet, wenn deren Muster mit dem Referenzmuster der Fehlerklasse identisch ist. Zu diesem Zweck wird eine Musterbibliothek verwendet. Wird ein Muster nicht in der Musterbibliothek gefunden, so handelt es sich um ein neues Muster, das dem Benutzer angezeigt und für weitere Vergleiche in die Musterbibliothek eingefügt wird.

Wird ein zu klassifizierendes Muster in der Musterbibliothek durch eine Vergleichsoperation gefunden, so wurde es bereits erkannt und muss nicht weiter behandelt werden.

Zusätzlich kann bei jeder Klassifizierung der Ort des Auftretens eines Musters samt seiner Fehlerklasse in einer Datenbasis gespeichert werden, so dass dem Benutzer nicht nur das erste Auftreten, sondern alle Instanzen einer Fehlerklasse gemeldet werden.

Der Mustervergleich ist besonders dann laufzeiteffizient, wenn die Musterdaten normalisiert werden. Dabei hängt die Art der Normalisierung von der Beschaffenheit der zu normalisierenden geometrischen Objekte (z.B. Kanten, Polygone, Fehlermarkierungen) ab.

Des weiteren wird die Reihenfolge geometrischer Objekte, die der selben Referenzebene zugeordnet sind, normalisiert.

Um weiterhin eine eindeutige Darstellung für alle Muster zu erhalten, werden die normalisierten Fehlermarkierungen und Referenzebenen für alle Muster in der Reihenfolge der Referenzebenen im Layout angeordnet und verglichen.

Durch die Normalisierung der geometrischen Objekte, der Reihenfolge geometrischer Objekte innerhalb der einzelnen Referenzebenen, sowie der Reihenfolge der Referenzebenen, wird die Klassifizierung der extrahierten Muster erheblich vereinfacht, da die Informationen über die zu klassifizierenden Muster dadurch einheitlich (d.h. für alle Muster gleich) organisiert werden. Die Muster lassen sich folglich durch einfache geometrische Vergleichsoperationen klassifizieren.

Erfindungsgemäß ist weiterhin eine Datenverarbeitungsanlage zum Layoutentwurf einer Halbleiterschaltung geschaffen, wobei die Datenverarbeitungsanlage ausgebildet ist zur Verarbeitung von Layoutdaten zur Untersuchung des Layoutentwurfs auf Fehler, zur Extraktion eines Datensatzes, der Informationen über einen Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers enthält, zum Vergleich der Informationen des extrahierten Datensatzes mit vorgespeicherten Informationen innerhalb einer Vielzahl von Klassen, und zur Abspeicherung des Datensatzes in einem der jeweiligen Klasse zugeordneten Speicherbereich in Abhängigkeit von dem Vergleich, wobei die Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer- Umgebung des Fehlers geometrische und/oder elektrische Informationen sind.

Die Datenverarbeitungsanlage ist zudem ausgebildet, die Informationen über den Fehler sowie das Layout der Halbleiterschaltung in der Umgebung des Fehlers als geometrisches Muster dazustellen, und die vorgespeicherten Informationen in jeder Klasse als ein unterschiedliches geometrisches Muster dazustellen, und beim Vergleich der Informationen die Muster auf geometrische Identität zu vergleichen.

Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand der Zeichnungen erläutert, und es zeigen:
1 eine Draufsicht auf einen Ausschnitt eines Layouts einer Halbleiterschaltung; und
2 daraus extrahierte Muster.
Die Designregeln eines Fertigungsprozesses für integrierte Schaltungen schreiben beispielsweise vor, dass die Überlappung zweier Ebenen einen vorgeschriebenen Minimalwert nicht unterschreiten darf. Ein physikalisches Verifikationssystem (z.B. "Assura" der Firma Cadence Design Systems, Inc.) wird benutzt, um Verletzungen dieser Regel zu erkennen.
Die 1 und 2 zeigen zwei Verletzungen des minimalen Überlappes zweier Ebenen 1 und 2. Die Ebenen 1 und 2 sind durch verschiedene Muster dargestellt. Die Verletzungen werden dem Benutzer des Verifikationssystems geometrisch durch trapezförmige Fehlermarker 3 angezeigt.
Die Umgebung eines Fehlermarkers besteht generell aus den entsprechenden Ausschnitten mehrerer Ebenen. Diese Ausschnitte bestimmen sich ebenenweise durch die Größe eines Rechteckes 9, welches den Fehlermarker umschließt. Die Größe des Rechteckes kann durch den Benutzer vorgegeben werden.
Die Fehlermarker 3 sowie die innerhalb des Rechteckes 4 liegenden Teile des Layouts anderer Ebenen werden zu einem Muster zusammengefaßt (2).
Die Geometrie der Fehlermarker 3 und der ebenenweisen Ausschnitte besteht beispielsweise aus Polygonen oder Kanten-Objekten, deren Koordinaten in einem diskreten zweidimensionalen Koordinatensystem angegeben werden.
Die Muster werden in folgenden Schritten normalisiert:

1. Die geometrischen Daten der ebenenweisen Ausschnitte werden mit Hilfe geometrischer Algorithmen zu größtmöglichen Polygonen und Kanten zusammengefasst ("Merging"). Dies bedeutet beispielsweise, dass Kantenstücke, die auf einer gemeinsamen Gerade liegen und sich berühren oder überlappen, zu einer Kante zusammengefasst werden. Für Polygon-Objekte ist es vorteilhaft, hierzu eine Datenstruktur zu wählen, bei dem ein Polygon aus einer Außenkontur und einer Anzahl von Löchern innerhalb der Außenkontur besteht. Dadurch werden Eindeutigkeitsprobleme vermieden, die z.B. beim Beschreiben von Polygonen mit Löchern mittels einer einzigen durchgehenden Kontor auftreten können. Anderenfalls kann dies dazu führen, dass aus Benutzersicht identische Muster unterschiedlich erkannt werden.
2. Ohne die relative Anordnung der Objekte eines Musters zu ändern, werden die Objekte so verschoben, dass die linke untere Ecke des umschließenden Rechtecks aller Objekte eines Musters im Nullpunkt des Koordinatensystems des Musters liegt.
3. Die Darstellung der einzelnen Objekte wird normalisiert. Beispielsweise kann ein Polygon, dessen Kontur durch unterschiedliche Koordinaten definiert ist, dadurch normalisiert werden, dass der lexikographisch kleinste Punkt als Anfangspunkt der Kontur gewählt wird, wobei die Reihenfolge der Punkte untereinander (Vorgänger-/Nachfolger-Beziehungen) und dadurch der Umlaufsinn der Kontur beibehalten wird.
4. Die Reihenfolge der Objekte jedes Musters wird ebenenweise normalisiert. Eine Menge normalisierter Polygone, die sich weder berühren noch überlappen, kann z.B. durch Sortieren mittels lexikographischen Vergleichs der Anfangspunkte der normalisierten Außenkonturen in eine eindeutige Reihenfolge gebracht werden.
5. Ein Muster wird normalisiert, in dem die normalsierten Ebenen in einer eindeutigen Reihenfolge angeordnet werden.

In normalisierter Form lassen sich die Muster durch einfache Vergleichsoperationen auf geometrische Identität prüfen.
Um nur jeweils das erste Auftreten eines Musters dem Benutzer eines physikalischen Verifikationssystems zu melden, wird eine Musterbibliothek angelegt. Identische Muster können dann durch eine Suche in der Musterbibliothek gefunden werden.
Da in gängigen Layout-Umgebungen nur eine begrenzte Anzahl von (Zell-)Transformationen benutzt wird, empfiehlt es sich, die Muster entweder in allen möglichen Transformationen in der Musterbibliothek abzulegen, oder alle möglichen Transformationen eines Musters mit den Mustern der Musterbibliothek zu vergleichen. Sind beispielsweise Drehungen um 90 Grad-Vielfache und Spiegelungen an den Koordinatenachsen erlaubt, so ergeben sich insgesamt acht mögliche Transformationen.
Auf diese Weise werden die Muster 1 und 2 aus 2 als identisch erkannt.
Die Laufzeit des Vergleichs kann dadurch reduziert werden, dass jedem normalisierten Muster mit einer sogenannten Hash-Funktion eine ganze Zahl zugeordnet wird. Ein Hashing-Algorithmus benutzt dann diese Hash-Funktion, um nur Muster mit gleichem Wert der Hash-Funktion miteinander zu vergleichen.
Alternative Datenstrukturen, die ein effizientes Vergleichen von Mustern mit Klassen erlauben, können verwandt werden. So können die Klassen in einem binären Suchbaum, z.B. AVL-Baum, angeordnet und verglichen werden.
Mit Hilfe einer Implementierung des beschriebenen Verfahrens wurde für ein DRAM-Layout folgende Anzahl Klassen bestimmt:
Anzumerken ist, dass die Erfindung nicht auf das beschriebene Ausführungsbeispiel beschränkt ist, sondern Modifikationen im Rahmen des durch die Ansprüche definierten Schutzbereiches umfasst.

Claims

Verfahren zur Klassifizierung von Fehlern des Layouts einer Halbleiterschaltung, mit folgenden Schritten: Untersuchen des Layouts der Halbleiterschaltung auf Verstoß gegen vorbestimmte Designregeln zur Feststellung von Fehlern; und für jeden Fehler: Markieren des Fehlers im Layout; Extrahieren von Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers; Vergleichen der extrahierten Informationen mit vorgespeicherten Informationen innerhalb einer Vielzahl von Klassen; und Zuordnen des Fehlers zu der jeweiligen Klasse anhand der verglichenen Informationen, wobei die Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers geometrische und/oder elektrische Informationen sind, dadurch gekennzeichnet, dass die Informationen den Fehler sowie das Layout der Halbleiterschaltung in der Umgebung des Fehlers als geometrisches Muster darstellen, und die vorgespeicherten Informationen in jeder Klasse ein unterschiedliches geometrisches Muster darstellen, und wobei beim Vergleich der Informationen die Muster auf geometrische Identität verglichen werden.
Verfahren nach Anspruch 1, wobei jedes geometrische Muster aus einer Anzahl von geometrischen Objekten besteht.
Verfahren nach Anspruch 1 oder 2, wobei jedes geometrische Muster vor dem Vergleich nach vorbestimmten Regeln normalisiert wird.
Verfahren nach Anspruch 3, wobei die Anordnung der geometrischen Objekte eines Musters vor dem Vergleich normalisiert wird.
Verfahren nach Anspruch 4, wobei alle Objekte eines Musters bzgl. eines einheitlichen Nullpunktes in einem vorbestimmten Koordinatensystem normalisiert werden.
Verfahren nach einem der Ansprüche 3 bis 5, wobei die Darstellung der geometrischen Objekte eines Musters vor dem Vergleich normalisiert wird.
Verfahren nach Anspruch 6, wobei jedes geometrische Objekt durch eine Vielzahl von Koordinaten dargestellt ist, die nach für alle Objekte unter Beibehaltung der Topologie einheitlichen Kriterien geordnet werden.
Verfahren nach einem der Ansprüche 3 bis 7, wobei jedem normalisierten Muster mittels einer Hash-Funktion eine ganze Zahl zugeordnet wird, und ein Hashing-Algorithmus den Vergleich mittels der Hash-Funktion durchführt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Layout in mehreren Informationsebenen dargestellt ist, und die Informationen über das Layout in einer Umgebung des Fehlers einer oder mehreren dieser Informationsebenen zugeordnet sind.
Verfahren nach den Ansprüchen 1 und 9, wobei vor dem Vergleich die Reihenfolge von geometrischen Objekten innerhalb jeder Informationsebene normalisiert wird.
Verfahren nach Anspruch 10, wobei vor dem Vergleich die Reihenfolge der Informationsebenen normalisiert wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei nur jene Informationen über das Layout in einer Umgebung des Fehlers extrahiert werden, die vorbestimmte Kriterien erfüllen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei bei Übereinstimmung der extrahierten Informationen mit den vorgespeicherten Informationen in keiner der Vielzahl von Klassen die extrahierten Informationen in einer neuen Klasse abgespeichert werden.
Verfahren nach einem der vorhergehenden Ansprüche, wobei bei Zuordnung des Fehlers zu einer Klasse Informationen über den Ort eines Fehlers im Layout sowie über die zugeordnete Klasse gespeichert werden.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Umgebung des Fehlers durch ein Rechteck auf dem Layout definiert wird.
Verfahren nach Anspruch 15, wobei die Größe des Rechteckes benutzerdefiniert ist.
Verfahren nach einem der Ansprüche 1 bis 16, wobei beim Vergleich der geometrischen Muster alle möglichen beim Entwurf des Layouts verwendeten geometrischen Transformationen berücksichtigt werden, so dass zwei verglichene identische Muster unabhängig von einer möglichen Anwendung einer der Transformationen auf eines der Muster als identisch erkannt werden.
Datenverarbeitungsanlage zum Layoutentwurf einer Halbleiterschaltung, wobei die Datenverarbeitungsanlage ausgebildet ist zur Verarbeitung von Layoutdaten zur Untersuchung des Layoutentwurfs auf Fehler, zur Extraktion eines Datensatzes, der Informationen über einen Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers enthält, zum Vergleich der Informationen des extrahierten Datensatzes mit vorgespeicherten Informationen innerhalb einer Vielzahl von Klassen, und zur Abspeicherung des Datensatzes in einem der jeweiligen Klasse zugeordneten Speicherbereich in Abhängigkeit von dem Vergleich, wobei die Informationen über den Fehler sowie das Layout der Halbleiterschaltung in einer Umgebung des Fehlers geometrische und/oder elektrische Informationen sind, dadurch gekennzeichnet, dass die Informationen den Fehler sowie das Layout der Halbleiterschaltung in der Umgebung des Fehlers als geometrisches Muster darstellen, und die vorgespeicherten Informationen in jeder Klasse ein unterschiedliches geometrisches Muster darstellen, und wobei beim Vergleich der Informationen die Muster auf geometrische Identität verglichen werden.
Verfahren nach einem der Ansprüche 1 bis 17, wobei das Verfahren mittels eines Computerprogramms ausgeführt wird.