CN101779283B - 制备混合组件的方法 - Google Patents

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Abstract

本发明涉及制备混合衬底的方法，所述混合衬底包含支持衬底(40)、连续的埋藏绝缘层(42)、和所述埋藏绝缘层上的包含第一材料(26)和至少一种第二材料(32)的交替区域的混合层(26)，其中所述两种材料的性质和/或结晶特性不同，所述方法包括：在均匀衬底(22)上形成包含第一材料和第二材料的交替区域的混合层(26)；组装所述混合层的自由表面或在该表面上形成的介电层与缓冲衬底的中间步骤；组装所述混合层、所述连续绝缘层(42)和支持衬底(40)；在所述组装步骤之前或之后除去所述均匀衬底(40)的至少一部分。

Description

制备混合组件的方法
技术领域和背景技术
本发明涉及称为“混合(hybrid)”结构的结构，例如半导体类结构。
对于晶体取向不同的硅层，这类结构描述于M.Yang等人的论文“Hybrid-Orientation Technology(HOT)：Opportunities and Challenges”，IEEETransactions on Electron devices，Vol.53，5，May 2006。
在M.Yang等人的“Silicon on Insulator MOSFETs with hybrid crystalorientations”，2006 Symposium on VLSI Technology Digest of TechnicalPapers中描述的方法使得可以横向延伸用来产生晶体取向不同的混合区域的外延区域。
然而，该技术不能在混合区域之下获得连续的埋藏电绝缘体或连续层。这样的层或这样的电绝缘体将可以使混合膜和载体衬底之间的寄生导电效果(parasitic conduction effect)最小化，此外就电子装置而言，能使这些装置获得完全耗尽态(total depletion regime)。
因此，这引起在存在连续的埋藏电绝缘体的情况下制备混合膜的问题。
就锗的具体情形而言，此时引起的另一问题是也能用连续的埋藏电绝缘体层制备表面上具有混合Ge/GaAs膜，或更一般地，Ge/非均匀类材料(AlGaAs，InGaAs，InP等)的衬底。
锗预期会替代硅用于微电子系统，特别是增大晶体管的导电通道中的载体的流动性。因此，锗使空穴和电子的流动性显著大于Si的空穴和电子的流动性，但其他材料比如GaAs对电子的流动性改进更大。此外，Ge/GaAs共集成(co-integration)具有潜力用于生产混合电子装置(Ge上的p-MOS和GaAs上的n-MOS)以及生产Ge上的电子装置和GaAs上的光发射器/接收器以保证光电子转化。
发明详述
本发明首先涉及用连续存在的埋藏电介质制备混合衬底的方法。
根据本发明，通过在第二衬底上转移最初在第一初始均匀衬底之上或之中形成的混合膜，而在连续的埋藏绝缘体上形成混合膜。
最终的混合膜可根据多种有或者没有缓冲衬底或处理衬底或中间夹持(intermediate grip)的方法获得，这可首先确定“深处”界面的性质(nature)，换言之，将和第二衬底或和该第二衬底或在其上形成的介电中间层接触的混合膜表面的性质，其次确定该混合膜的自由表面的性质。
本发明首先涉及制备混合衬底的方法，所述混合衬底包含支持衬底、连续的埋藏介电层；和埋藏介电层上的包含第一材料和至少一种第二材料的交替区域的混合膜，这两种材料不同，例如性质、组成或者甚至结晶特性不同，所述方法包括：
-在均匀衬底之上或之中形成包含第一材料和至少一种第二材料的交替区域的混合层，
-组装所述混合层、连续的介电层和支持衬底，
-在所述组装步骤之前或之后除去所述均匀衬底的至少一部分。
无论是否进行外延生长或非晶化，然后重结晶(例如通过热处理)，所述均匀衬底在其表面下部(因此在其体积内)包含适合于接收第二材料的材料。
用最终衬底组装混合层通过例如分子附着结合的技术保证。因此，该混合层或其表面可制备成适合于这样的结合的特殊性并与之相容。
所述混合层的一部分可被除去。除去初始衬底的全部或一部分和，如果合适，除去混合层的一部分，可仅通过破裂或和其他处理一起来实现，所述其他处理例如机械减薄(抛光和/或研磨等)和/或通过湿或干法的化学腐蚀等。
所述破裂可沿着通过离子或原子的注入产生的破裂面得到。
根据一个替代方案，除去衬底的一部分和，如果必要，除去混合层的一部分可通过分别研磨衬底和/或混合区域获得。化学作用也可除去衬底的一部分，或者改成热作用或者甚至等离子体类减薄处理。
由于形成的达到第一材料下部的第三材料的孔隙(cavities)，混合层中的第二材料的至少一种可通过从第三材料的外延生长获得。该第三材料和第一材料的性质、和/或组成、和/或结晶特性不同。例如，它可以和第二材料相同或不同，并能例如通过外延接收所述第二材料。根据本发明的一个实施方案，先进行一次或几次刻蚀(例如：沟槽或孔隙或凹陷(caisson))然后进行外延，然后通过例如“Smart CutTM”型技术或衬底破裂对整体作处理。也可使用在孔隙内沉积非晶材料然后也通过热处理重结晶。
根据另一方法，第二材料可通过局部非晶化技术然后通过例如热处理重结晶形成。在此情况下，无需在第一材料内形成孔隙。
将混合层与最终的支持衬底组装可包括一个或几个例如在缓冲衬底上转移混合层的中间步骤。
缓冲衬底的组合使用和除去衬底和/或混合层的全部或一部分的多种可能性能够生产表面性质随着目标应用的功能变化而变化的混合层。在可使用的减薄技术中，有Smart CutTM技术，和/或机械减薄(磨光、抛光、研磨等)和/或甚至“lift off”技术和/或热处理和/或化学处理和/或等离子体处理。
然后，当与缓冲衬底组装时，除去初始衬底的至少一部分和，如果必要，除去混合层的一部分。在此情况下，与缓冲衬底组装可用任何层结合技术进行，例如通过分子附着结合。
根据另一更具体的实施方案，当与缓冲衬底组装时，除去均匀衬底和混合层的第一部分，留下混合层的第二部分。
此外，这样的方法可包括对与缓冲衬底组装的混合层的第二部分的第二减薄。根据一个具体实施方案，当该第二部分与缓冲衬底组装时，混合层的第二部分的一小部分因此除去。
混合层的所述部分的减薄可通过沿着第二破裂面的破裂进行，所述第二破裂面通过离子或原子的第二注入产生。
根据一个实施方案，所述第一材料和第二材料具有不同方向的晶体取向。它们可以都是半导体，例如都是硅。
根据另一实例，刻蚀区域(沟槽、孔隙、凹陷)中含有的材料并不完全相同。可有至少两个这样的区域含有性质不同的材料。
根据另一实例，所述第一材料是锗，第二材料是砷化镓。
根据另一实例，所述混合层包含第一半导体材料和多个第二半导体材料的交替区域。此外，所述多个第二半导体材料还可包含多个半导体材料层。
所述多个半导体材料层的每一层可通过外延获得。
第二半导体材料中的区域可形成为与初始衬底的表面齐平。
它们也可形成为达到衬底表面之上或之下的水平。可使用平面化方法(planarisation method)以减少该水平差。也可沉积或不沉积另外的材料以弥补第二半导体的水平和衬底表面之间的差距。
本发明也涉及混合层装置(例如半导体)，其包含支持衬底、连续的埋藏介电层、和埋藏介电层上的包含第一材料和至少一种第二材料的交替区域的混合层，这两种材料性质、和/或组成和/或结晶特性不同。
可用于根据本发明的方法或装置的半导体材料的实例如下：
-第一半导体材料和第二半导体材料都是硅，具有不同方向的晶体取向，
-第一半导体材料为锗，第二半导体材料为硅或者甚至为砷化镓；因此，在此情况下，从电学角度看，以及从光学和电学角度看，本发明可涉及共集成。
所述混合层可包含第一材料(例如半导体)和多种第二材料(例如半导体)的交替区域，其中所述多种第二材料(例如半导体)可包含多个材料(例如半导体)的层。
第二半导体中的区域可形成为与半导体衬底的表面齐平，甚至达到半导体衬底表面之上或之下的水平。在第二种情形下，可沉积或不沉积材料(例如电绝缘体)以弥补第二材料(例如半导体)的水平和初始衬底表面之间的差距。
不同于已知技术，本发明可在连续的电介质上制备混合膜。此外，它可通过所使用的技术(使用缓冲衬底或不使用)控制表面性质。
附图说明
-图1A-1E、和1I-1K和10表示用于形成根据本发明的混合结构的组件制备方法的步骤。
-图1F-1H和1L表示制备根据本发明的混合结构的第一种方法的步骤。
-图2A-2D表示制备根据本发明的混合结构的第二种方法的步骤。
-图3A-3C表示制备根据本发明的混合结构的第三种方法的步骤。
-图4A和4B表示制备根据本发明的混合结构的第四种方法的步骤。
-图5A-5G表示用于形成混合Ge/GaAs结构的根据本发明第五种方法的步骤。
-图6A-6D表示用于形成包含半导体材料层的混合结构的根据本发明的第六种方法的步骤。
-图7A-7B表示根据本发明的第六种方法的具体情形的步骤。
-图8A-9B表示对于包含中间层的衬底(图8A、8B)和不包含这样的中间层的衬底(图9A、9B)的组装然后减薄的步骤。
具体实施方式
结合图1A-1H和1I-1L说明第一个详细实施方案。
它涉及制备混合衬底的方法，所述混合衬底存在连续的埋藏电绝缘体层，甚至连续的埋藏电绝缘体层42上的混合层26’，连续的埋藏电绝缘体层42本身位于衬底40上(图1H和1L)。如下所述，该连续的埋藏绝缘体层可由42、42’两层组成。
为了清楚起见，下面详细说明具有第一晶体取向“A”(例如(110))和第二晶体取向“B”(例如(100))的相同材料的混合层的情形。
然而，也可形成具有其他材料组合，更一般地，具有第一材料和物理性质(例如性质和/或结晶特性)不同于第一材料的第二材料的区域的组合的混合层。
当这些材料是半导体材料时，可选择硅(第一半导体材料)和SixGe1-x(第二半导体材料)，或SixGe1-x(第一半导体材料)和SiyGe1-y(第二半导体材料)等。下面，大多数实施例涉及半导体材料。但本发明不限于对半导体材料的应用。
此外，混合层26’可包含多于两种不同材料。
在第一步中(图1A)，选择由至少一个取向A的层26以及取向B的均匀的衬底或层22的重叠构成的衬底20，可存在或不存在将层22和层26分离的层24。下面，第二材料指材料32(参见图1D)，材料32和第一材料构成混合层，它通过例如在沟槽中生长获得，或通过沉积然后热处理或通过非晶化然后热处理获得。衬底或层22构成第三材料，由于形成它的方法而适合于接收第二材料。
中间层24是任选的，可由电介质或任何其他种类的材料，半导体或非半导体构成。
此外，在结合图1A-1H说明的实施方案中，以及在其他实施方案中，即便所说明的实例涉及包含3层(比如图1A的层22、24、26)的初始衬底，本发明可适用于任何层数n，其中n＞3。例如，图1I表示初始衬底20包含n＝5层220、240、260、280、300的情形。例如层220是和图1A的层22相同或相似的层，层240是和图1A的层24相同或相似的层，层260是和图1A的层26相同或相似的层，层280不同于层260，层300不同于层280。例如，层280和层260的性质和/或结晶特性不同，层300和层280的性质或结晶特性不同。
更一般地，本发明的初始衬底包括包含n层的层的层叠体，每一层和紧接的下层的性质和/或结晶特性不同。
在第二步期间，制备初始衬底20：向下刻蚀沟槽(或凹陷或孔隙)28、30至衬底或均匀层22或当层数n(例如n＞3)时的任何其它层(例如参见图1J)。
对于该步骤，可先形成下至均匀衬底22或所需的层的窄沟槽28’、30’，然后可进行更为重要的层26(第一材料)的横向刻蚀，或在总层数高于3的更通常的情形下，进行任何其它层的横向刻蚀，以获得沟槽28、30的所需宽度。
那么，层24的重点在于制备具有窄的“播种点(seeding points)”28’-30’的宽刻蚀区域28-30，层24起到例如阻挡层的作用。因此，在图1B中，在膜26中发现的这些区域28-30的宽度大于仅在中间层24中发现的刻蚀区域28’-30’的宽度。
在第三步中(图1C)，形成混合层。
对于该步，用第二材料32(例如Si)填充之前形成的孔隙28、30，所述第二材料32在本实例中认为和层材料或衬底22的材料(此处为取向B的材料)具有相同的晶体取向。
如果初始衬底20未被刻蚀(在此情况下未形成沟槽28、30)，即图10所示的情形，则可采用局部非晶化然后重结晶的技术，其中：
a)通过注入使特定区域(实际上为图10的区域32)非晶化。
b)然后温度的受控升高使得可以按照和层22的材料相同的优选取向使该层重结晶，特别是当层24不存在时；在此情况下，晶界的控制可保证在重结晶期间晶体取向受层22的材料的影响，且由此产生的第二材料32事实上是晶体，特别是在层26中形成的混合区域的水平上，该混合区域将在之后被转移。从层24重结晶也可在例如该层为LaTiO3或SrTiO3的情形下进行。
根据另一方法(有或者没有层24)，非晶硅的沉积可在限定沟槽、或凹陷或孔隙后进行，然后进行合适的热处理，其作用类似于之前的情形(参照上面的步骤b)。有利地，可保护第一材料26以避免第二材料32生长过厚。
根据另一方法，更一般地，无论结构20是否具有中间层24，可使用通过标准外延技术在例如硅中生长第二材料32的步骤。有利地，可保护第一材料26以避免第二材料32生长过厚。所述外延可在沟槽或凹陷或孔隙28’、30’和/或28、30的水平的侧面的钝化之后进行，以避免任何在层26的水平开始生长，并保证最终的混合区域的晶体取向确实受到层22而不是层26的材料影响。
图1E表示根据本发明获得的组件的另一实例：初始组件20不包含中间层24，但包含衬底22(例如锗)，和在衬底22上形成或沉积的第一材料(例如硅)的层26。该图表示了在初始层26中刻蚀单个孔隙或沟槽28。在该孔隙内，并非外延单种材料，而是不同材料的多个层1220、1221、1222。这样的多层外延生长可在初始衬底20中的一个或几个刻蚀区域中进行。因此，在获得的组件100中，混合层26’通过交替第一材料的区域26和以层的形式层叠的几种材料的区域而形成。
图1J和1K表示具有比如图1I的几个层的初始衬底的处理步骤。至少一个沟槽(此处5个沟槽)，或孔隙或凹陷(14、16、18、28、30)向下刻蚀至所需的层。然后用材料13、15、17、32填充每一沟槽、或孔隙或凹陷。这些材料中的某些可以相同。例如沟槽或孔隙或凹陷28和30用相同材料32填充，其他四个沟槽或孔隙或凹陷用彼此不同且与材料32不同的材料填充。这可能是由沟槽的底部所处的层的不同材料造成的；如上所述，填充沟槽的材料可具有和沟槽所处的底部的层材料相同的晶体取向，或者诸如晶体取向的性质可受到所述层的材料的影响。
所述沟槽用上面说明的一种或多种技术填充：
-例如用晶体取向和沟槽底部到达的层的晶体取向相同的材料填充；
-或沉积非晶半导体材料，例如硅，然后热处理；
-或通过外延生长材料。
也可不实现沟槽而使用局部非晶化然后重结晶的技术(参见上面内容)。
在图1K显示的装置中(或在根据本发明的其他装置中)，沟槽或孔隙或凹陷的底部可位于表面381下的深度，该深度与同一装置的另一沟槽或孔隙或凹陷的底部所处的深度不同。因此可实现具有向下刻蚀至不同深度或层的不同(至少两个)沟槽(或孔隙或凹陷)的装置：例如，沟槽30的底部(参见图1J)位于和沟槽28的底部所处的深度不同的深度，沟槽28的底部位于和沟槽16的底部所处的深度不同的深度，等。
本发明尤其涉及例如图1K显示的包含多个层的结构，其中刻蚀了多个沟槽或孔隙或凹陷，然后用材料填充，在所述结构的表面下，所述沟槽或孔隙或凹陷中的至少一个的底部位于一层之上或之中，所述层不同于所述沟槽或孔隙或凹陷中的另一个所处其上或其中的层。所述至少两个沟槽的每一个用和另一沟槽填充的材料不同的材料(例如半导体材料)填充，例如上面说明的物理性质不同或晶体取向不同。
无论实施方案如何，通过表面处理(通过表面钝化和/或氧化，和/或阻挡层比如Si3N4和/或SiO2和/或任何其他种类的材料的沉积，和/或通过等离子体活化)进行的制备步骤可在后续的结合步骤前进行。
外延材料13、15、17、32的最终高度可以调节(如阻挡层一样)，以能够消除表面121、380、381的所有粗糙边缘，所述粗糙边缘因例如第二材料的区域32(此处和此后都使用单个附图标记32，但随后的整个描述也适用于图1K说明的多种材料)和第一材料的区域31相比过厚而引起。当使用图10的技术时，也出现表面状态的问题，不完全是相同的概念，而是在图10的区域32的性质变化引起其表面改变，与层26不再“相似”。从而，可获得结构100或20(图1D或1E或1K或10)，其表面380、121、381和微电子器件的特殊性(平面度、粗糙度等)相适应，类似混合型的表面层26’，换言之它具有第一材料的区域31和第二材料的区域32的交替。为此，可使用例如化学机械抛光(CMP)，或化学处理和/或一个或几个热处理，和/或一个或几个等离子体处理，其中可有利地利用选择的实例中的两种材料之间的选择性。
下面给出上述步骤之后的实施步骤的实施例。
在下面描述的这些不同实施例中，进行混合层26’的转移。该转移特别使用图1D或1E或1K的衬底100的减薄，其中所述减薄可通过多种技术进行，特别是通过在该衬底中注入离子或原子以形成破裂面，然后沿着所述面破裂。
引起该破裂区域形成的注入步骤可以如下进行：
-如图1F所示，在混合膜26’中进行，以限定破裂区域36，
-或者在层或均匀衬底22中进行(特别参见下面实施例2，图2A-2D)。
这些可能之间的选择可根据为了外延而形成的沟槽28’、30’的尺寸作出，取决于这些尺寸是否能够充分减薄并平整沟槽或孔隙或凹陷28’、30’和自由表面。
下面多次提到“Smart CutTM”技术。该技术的实例描述于A.J.Auberton-Hervé等人在International Journal of High Speed Electronics andSystems，Vol.10，N°.1(2000)，p.131-146发表的论文“Why can Smart-Cutchange the future of microelectronics？”。
实施例1：
本实施例的目的在于，改造上面图1D或1E或1K描述的通过例如外延然后表面制备，或通过任何其他提到的制备技术而获得的结构100的表面状态。由于表面状态的重要性，旨在控制在例如使用Smart CutTM技术时表面状态的表面形态(平面度、粗糙度等)和物理/化学性质(污染性、亲水性等)。为此目的，实施化学，和/或CMP，和/或氧化，和/或等离子体注入等处理。因此可制备表面并适应层转移技术的特殊性。
这类处理的下列步骤可以是结构100的注入然后转移的步骤。
如图1F所示，破裂面36通过离子或原子在膜或混合层26’中的注入而形成。该注入可根据诸如局部掩模的技术进行，以保证脆化在一个平面内，而不管穿过的材料，其可能彼此差异悬殊，且其中注入深度可能不同。
介电层42’、42(例如氧化物)通过在结构100和/或组装衬底40(图1G)上沉积或生长而形成；如果合适，可在注入之前或之后在结构100上进行沉积42’。这些层42、42’的每一个是电介质或其他，例如氧化物、或氮化物、或氧化物/氮化物或其他的层(图1G)。
然后，具有层42’(如果合适)的注入后的衬底组装在具有介电层42(如果合适)的受体衬底40上。
注入后的衬底的组装表面是被射束34穿过(图1F)的表面380、121(例如在已通过外延生材料32的情形下的后外延表面(post-epitaxy face)；和存在非晶化的情形下相同的组装表面)；该表面和层42接触(如果存在)。如果已在结构100上形成层42’，则注入的衬底的组装表面是该层42’的表面420(图1G)。
根据另一实施方案，用衬底40组装后(如果合适，被层42覆盖，图1G)，例如通过结构100的研磨或磨光或抛光等从层22机械减薄至层26’，因此不先注入离子或原子34，或破裂。该步骤也可和促进减薄的湿或干法化学处理和/或热处理和/或等离子体处理相结合。
通过减薄，或通过沿着平面36破裂，包含层22、层24(如果有)(由于用第二材料32填充沟槽而被局部改性)的衬底100的所有部分和层26的一部分因而除去。转移和减薄后获得的最终结构(图1H)包含在层42和/或42’上的混合层(在考虑的实施例中取向B/取向A；但更一般地：第二材料32/第一材料26或，更加一般地：多种第二材料13、15、17、32/第一材料26)。该混合层由层26’产生。然后可制备由沿着平面36的破裂和/或减薄至层26’内产生的表面381，以在平面度、粗糙度、结晶度等方面符合微电子器件的现行标准。
图1L表示在混合层中第一材料和多个第二材料形成的层1222、1221(此处仅两层)交替的情形，初始衬底如图1E那样。层的层叠顺序和图1E相反(此处：层1222朝向衬底40，层1221朝向表面381)。
实施例2：如上面已经指出的，因为例如与Smart CutTM技术的适应性，结构100的形态(topography)在特定的最终结构中可能很重要。
如果表面380、121的状态因其宏观性质(粗糙度、均匀性等)对特定应用有限制，特别是vis-à-vis层转移法(特别地，如果采用像在“Smart CutTM”技术中所进行的在破裂步骤后分子附着结合)，根据本实施例2，为了将其与表面380、121分离，可实现另一种转移。那么图1D的层26’和层24之间的表面通过借助于中间缓冲衬底的传递(passing)而用作结合界面。就图1E和1K而言，可调节注入深度以限定破裂面的最佳位置。
结构100通过在其表面380、121(它也是混合层26’的自由表面)上进行层73(例如介电层比如氧化物层)的沉积(图2A)而制备；如果合适，该介电层的沉积可在注入后进行；也可进行混合层26’的表面氧化。在该方法期间释放的混合层26’的另一表面用于与最终衬底40，或与该最终衬底上形成的绝缘体层42组装(参见图2D)。
该沉积或该氧化至少在表面380、121上发生，然后进行平面化(planarisation)步骤，使得可以与缓冲衬底70进行后续结合，所述缓冲衬底70用或不用介电层72覆盖(参见图2B)。
在该实施例中，注入步骤在载体衬底22中进行(图2A)，因而限定破裂面36’。所述平面将使该载体衬底22的一部分52被分离。
如果起初使用不包含中间层24的结构20(图1A)，则经常促进该步骤：破裂面36’实际上限定在均匀材料中，而不是混合区域24中，这促进转移，特别是膜的最终处理(图1D的混合区域24不必平整)。
然后进行将组件100与缓冲衬底70结合的步骤(图2B)，其中所述缓冲衬底具有或不具有介电层72。组件100通过层73的表面373组装，或者如果不存在层73则通过表面380组装。组件100的该组装表面制备成适合在缓冲衬底70的表面370上或在层72的表面372上结合(图2B)。在该结合后才可进行破裂步骤，由于所述注入，使载体衬底22的一部分52被除去。
如实施例1的范围内已指明的，根据另一实施方案，在和缓冲衬底70结合后，进行图2B的层叠结构的机械减薄，这次减薄至除去初始载体衬底22的一部分52；同样，该替代方案既不需要注入34也不需要沿着注入平面36’的破裂。该步骤也可以和促进减薄的化学处理结合。
然后通过除去载体衬底22和，如果合适，除去层24的剩余部分将整个组装件减薄；这样，混合层26’的表面326’(图2C)自由，且由此获得在(如果合适)绝缘体层72-73上和“缓冲”或处理衬底70上具有混合层26’的图2C的结构200。
然后将具有或不具有介电层43的后者的结构200或者混合层结合在具有或不具有层42的最终衬底40上；然后除去缓冲衬底70和，如果合适，除去层72-73(图2D)。
不同于之前的方法(实施例1)，根据本方法，最终的自由表面由外延或非晶化获得的表面380、121构成，这(如果合适)可适应后续的例如CMOS技术固有的特殊性。在该实施例中，是界面326’和层叠42-43接触，而在之前的实施例中，是已结合的初始自由表面380、121(参见图1F、1G和1H)。
图2D也表示第一材料和多个第二材料形成的层1222、1221、1222(此处仅两层)交替的情形，初始衬底如图1E那样。此时，不同于图1L，从衬底40向表面380的层顺序和图1E的相同(此处：层1220朝向衬底40，中间层1221和层1222朝向表面380)。
在两种情况下(实施例1和实施例2)，获得了包含衬底40、连续的绝缘体层、和混合层的组装体。
实施例3：本实施例在不改造层22和24之间(或者如果没有层24则在层22和26之间)的“背(rear)”界面时特别有用，因为被关于图1B到1E或1J到1K的上述方法的步骤所劣化(degraded)。认为表面380、121适合于最终预计的应用(微电子器件、光电子器件等)。
如前所述，后外延表面380、121可能对分子附着结合(例如Smart CutTM技术中所使用的)造成问题，但可能适应后续方法。
第二个问题存在于混合膜26’在外延后称为“背”界面的界面326’。确实，由于例如使用横向刻蚀以产生凹陷(上述实施例中取向“B”(100)的凹陷)，该界面可具有可变的性质。如果不进行刻蚀，也可因为比如晶界或其他原因而不相容。
为了解决这些问题，根据本实施例3，像上述实施例那样使用中间缓冲衬底70。另一方面，在混合膜26’本身进行注入34(图3A)。
如果合适，可通过在其表面380、121(也是混合层26’的自由表面)上进行层沉积(例如电介质73)，例如再沉积氧化层，而制备结构100；该层的沉积可在注入34之前或之后进行；也可以进行混合层26’的表面380的表面氧化。
注入射束34可限定破裂面36，这时候在混合层26’中。所述平面将使之前形成的混合区域的一部分38被分离。所述注入将通过或不通过膜73进行，所述膜73在与缓冲衬底结合的后续步骤期间被保存或不被保存。
在与层72(例如介电层，优选为厚层，和缓冲衬底70集成)(图3B)结合后，或直接在缓冲衬底70上结合后，沿着平面36得到第一破裂(根据″SmartCutTM″技术的分离步骤)。
然后在具有或不具有绝缘体层42的衬底40上结合的表面是由该破裂操作产生的表面360。在该表面360上可沉积或不沉积层43(例如介电层)。这两层42和/或43之一具有介电性。该表面可根据常规方法(化学，和/或CMP，和/或等离子体，和/或氧化等)制备并调整以适合第二结合。使用“postSmart CutTM技术”型表面360是有利的，因为可以控制该表面的性质。该控制是重要的，特别是在初始的背界面可能具有限制性的情况下。例如，如果第二材料32通过例如EOL沉积获得(相当于膜26中的孔隙大于膜24或材料22中的孔隙的情况)，则与材料22或24的界面可能非常差。
然后在具有或不具有绝缘体层42(例如参见图3C的氧化层42)的衬底40上结合该表面360。由此可除去缓冲衬底70(图3C)并除去层72-73(如果有)。所述除去可借助于下列技术的一种或几种进行：机械或化学技术或通过除去(dismantling)，或lift off。
可选地，也可以在结合步骤前使用带注入的“Smart CutTM”技术，并在衬底70中或层72或73(如果该注入层不是电介质)之一中形成破裂面。
因此，实施例2和3之间的差距主要在于最终在衬底40(如果合适，通过层42-43)上结合的表面的性质：就实施例2而言，它涉及混合层26’与中间层24或衬底22之间的界面；在实施例3的范围内，它涉及在混合层26’的厚度中产生的破裂得到的表面。
不同于实施例1，根据本实施例3，最终的自由表面像实施例2的情形一样由表面380(外延或非晶化和热处理后获得)构成，其可符合结构的最终应用(微电子器件、光电子器件等)决定的特殊性。
图3C也表示第一材料和多个第二材料形成的层1220、1221、1222相交替的情形，像图1E那样从初始衬底形成。同样，不同于图1L，从衬底40向表面380的层顺序和图1E的相同(此处：层1221朝向衬底40，层1222朝向表面380)。
实施例4：在该实施例中，假设层22和24之间(或层22和26之间)的界面以及表面380、121均不适应最终应用(微电子器件等)所需的特殊性。
在上述实施例3中，源于破裂步骤(例如通过Smart CutTM技术)的表面360在混合层中结合。在本实施例4中，衬底的最终表面也源于破裂步骤(同样优选通过“Smart CutTM”技术)。
本实施例4采用和上述实施例共同的步骤，区别在于层的最终转移。实际上，仅转移通过混合层26’的破裂获得的所述部分38的一部分38’。实际上，根据实施例4，混合层26’的部分38也进行注入，以能够在该混合层中进行第二破裂。
因此两个第一步骤和上面关于图3A和3B描述的那些相似。
除去衬底100的一部分(层22、24和因沿着平面36的第一破裂的层26’的第一部分)后，在膜38中形成第二脆化平面，膜38通过层72-73(如果有)结合于缓冲衬底70上，或和缓冲衬底70组装。因此图4A表示第二注入射束34’。它能限定第二破裂面36”，此时在混合层的部分38中(图3B)。
然后，通过沿着该第二平面36”的破裂而结合并转移混合层38’(图4B)。该破裂使起初和混合层26’分离的部分38的层或部分38’沿着平面36”分离。在沿着该平面36”破裂后，该混合层38的另一子层或部分38”保持和缓冲衬底70连接。
最后，结合的界面将是由破裂操作产生的表面360(该表面为“post SmartCutTM”技术型)。如果观察到上面的表面380也是和表面360同样的类型，则可以理解该方法可以解决例如所提到的在外延后不均匀的问题。
换言之，该实施方案可获得具有两个表面的混合层，每一表面由破裂操作产生。
图4B也表示第一材料和多个第二材料形成的层1220、1221、1222相交替的情形，像图1E那样从初始衬底形成。同样，不同于图1L，从衬底40向表面380的层顺序和图1E的相同(此处：层1221朝向衬底40，层1222朝向表面380)。但沿着平面36”的破裂操作可引起层与层之间彼此分离，因此图4B表示层1222(由缓冲衬底70产生)和层1221分离的情形，只不过所述后者层保持在衬底40或氧化物42-43上。
现在描述本发明的另一实施方案。
同样，它涉及局部结构化的膜转移方法，此外可在混合膜下形成连续的埋藏电介质。
但初始衬底不同，因为它由第一材料的初始层组成，其中所述层可自支持或通过载体衬底支持。然后形成沟槽，然后，直接在该第一材料的均匀层中进行外延。
在第一材料120(图5A)(例如锗(固体或块体或由载体衬底上的厚连续外延产生)中选择第一初始衬底。该第一材料优选为有利于化合物比如III-V、II-VI合金等的外延。在该衬底中通过局部刻蚀形成孔隙122、124(图5B)，可控制或不控制其深度，从而它表示随后转移到缓冲(470)或最终(140)衬底上的混合膜的最终厚度。
然后在每个沟槽122、124的整个深度进行第二材料126、128(例如GaAs(或，更一般地，半导体III-V，或II-VI合金))的外延(图5C)。如果合适，材料126、128彼此不同。根据另一替代方案，为了生产复合层叠体，也可在沟槽122、124中进行多次外延。例如，就锗衬底120而言，可在沟槽中生长GaAs，以及合金：根据一个实施例，外延GaAs薄膜，然后在上面外延AlGaAs，然后再在AlGaAs上外延AlGaN。因此，沟槽122、124不用单独的唯一材料填充。因此，第二材料126、128可以是多层中的复合物，取决于希望在沟槽内具有的最终材料。
抛光和/或热处理和/或化学处理和/或等离子体处理的步骤使外延的GaAs 126、128的水平回到衬底120的表面121的水平(图5D)。像上述实施例那样，可进行SiO2，或Si3N4等类型的绝缘体的沉积以帮助制备表面以进行后续结合。
已经指出，关于根据本发明的上述混合集成实施方案，在外延之前也可以有利地进行：
-钝化沟槽122、124的侧面以防止它们扰乱生长，
-和/或，如果合适，处理这些侧面的表面(沉积介电层/多层介电层等)。
该步骤在衬底120内产生包含第一材料(例如Ge)的区域127和外延区域126、128的交替的混合层132。
考虑到转移，可在衬底120内通过正面121进行注入，以便于后续通过破裂减薄的步骤。由此获得的脆化平面130界定衬底的区域，所述衬底包含初始衬底120和混合层132的材料中的层131。同样，可在注入前设置绝缘体层。
然后，如果合适，通过介电层142用支持衬底140进行结构的结合(图5E)。同样，所述结合可在结合或不结合介电层时进行，如果存在结合层，则可在衬底140(图5E中的层142)和/或表面121上形成。
注入平面中的破裂使层131和混合层132可以转移。然后可通过差不多重要的减薄获得：
-混合的自由表面134(图5F的情形)，混合层132(例如Ge/GaAs)被揭开；出于该目的，可通过例如抛光，和/或化学处理，和/或等离子体处理，和/或热处理等除去位于混合层132和破裂面130之间的衬底120的部分131；
-或埋藏的凹陷126、128(例如GaAs)(图5G的情形)；在此情况下，位于混合层132和破裂面130之间的衬底120的部分131未完全除去。该层在转移后未被除去，但可在之后除去，例如在形成表面装置后除去其表面或厚度中的全部或部分。
作为除去初始支持体120的一部分的技术，可使用下列技术代替使用注入后破裂的技术：机械和/或化学减薄等。
对该实施方案可实施多种替代方案：例如，像上述实施方案(参照上述实施例3和4)一样，可将注入面130置于混合层132中。从而可具有自由的最终表面，比如图5F的表面134，它是由沟槽122、124的底部限定的表面，或由破裂面130产生的表面。此外，取决于最终希望获得的自由表面，可使用或不使用中间缓冲衬底。使用中间缓冲衬底可具有混合表面(图5D中由附图标记121总体指定)作为最终自由表面。
最后，可在混合层132中进行几个注入步骤，从而沿着不同的注入平面构成几个破裂，像在上述实施例4的情形一样并具有相同的优势，换言之，可具有两个表面(自由表面和与最终衬底140或与它的介电层142接触的表面)为破裂平面的混合层。如果合适，使用缓冲衬底可选择组装表面和自由表面。
图6A涉及在图5B的衬底120的沟槽122中进行外延的情形，它由材料的层叠产生，例如GaAs层1220，InGaAs层1221和InGasP层1222。
由此可获得具有多个材料1220、1221、1222的沟槽。这些层中的一个或几个可以是一个或几个适配层。衬底120的层132是混合层，具有(衬底120的)第一材料的区域和由1220/1221/1222层叠形成的第二复合材料的区域的交替。
考虑到转移，可在衬底120内通过正面121进行注入，以便于后续通过破裂减薄的步骤。由此获得的脆化平面130(图6B)界定衬底的区域，所述衬底包含例如初始衬底120和混合层132的材料的层131。由此通过注入然后破裂进行转移；可选地，进行机械和/或化学减薄，在此情况下不需预先的注入步骤。
然后，可用例如覆盖了介电层142比如氧化层(图6B的情形)的衬底140组装混合层120。该混合层120通过表面121组装，在表面121中制成沟槽122的开口；如果外延层1222和表面121齐平，则该外延层与衬底140直接或通过绝缘体层142组装，绝缘体层142本身在衬底140和/或混合层120上形成。
这些步骤能够获得图6C所示的结构。在该图中，衬底120除混合层132之外的部分131已通过例如抛光除去。但可以剩下该部分131。
同样，可使用中间或缓冲衬底70、72(如图3B或4A)，从而能用衬底140或其绝缘体层142，衬底120的表面，而不是表面121组装。
该实施方案可实施多种替代方案：例如，可在混合层132中放置注入平面130。最后，可在混合层中进行几个注入步骤，像上面实施例4的情形那样，并具有相同的优势。
也可以从图6B的结构开始除去通过外延沉积的层或材料的特定部分，在本实施例中为层1221和1220。
考虑到第二材料1222的外延，该替代方案可以通过非半导体适配层1220-1221的技术使第一材料120(例如锗Ge)相容。适配层1220-1221可在随后的阶段中通过除去位于孔隙122上的层131的部分而选择性地除去。没有该相容性，第二材料1222在该结构中不能直接在衬底120的材料上外延。该阶段(外延，转移，除去)可认为是在混合层中产生第二材料1222的外延种子的预备步骤。该除去通过例如选择性的化学，和/或抛光，和/或等离子体攻击，和/或热处理而进行。
图6D是一实例，其中从图6C的结构刻蚀了GaAs层1220，然后InGaAs层1221，留下沟槽122中的InGaAsP层1222未被揭开。因此，该刻蚀在混合层的转移后进行。
这些替代方案对于用保存至最后的多层外延制备量子阱，或者甚至制备混合的混合膜是有意义的，例如Ge/InGaAsP，如果合适(或不合适)，在之后的阶段继续InGaAsP的外延。
在另一方法中，材料1220在孔隙122、124中的外延可在到达衬底120的表面121之前停止(图7A)。形态上的差异可通过沉积(例如厚氧化物150)弥补，而一次或几次减薄使平面度恢复。膜150的减薄满足和第一材料120(在此存在或不存在膜150)的区域直接齐平(in line with)。同样，获得衬底材料的区域和层叠区域1220、150相交替的混合层。该混合层可用衬底140通过层142(例如氧化物(如图6B))组装以获得图7B所示的结构。在该图中，衬底120除混合层132以外的部分131已被除去。在层叠区域中，对于本实施例，已产生过厚的氧化物142、150。
根据另一替代方案，第二材料外延后，表面可能更高，过厚的150直接和第一材料齐平。
根据本发明一个具体的实施方案，旨在用Si制备混合层。为此，方法和图1A和随后的附图相同，但起初使用Ge层22/Si层26或Ge层22/SiO2层24/Si层26的结构。然后Ge，或III-V半导体材料在沟槽28、30中的外延能从衬底22制备混合的凹陷，从而制备混合层26’。
根据一个替代方案，像图6A的情形那样，在图1A的结构的沟槽28、30中形成层的层叠。同样，因此获得比如图1C所示的结构，但此时是在沟槽28、30中形成的层的层叠。本实施方案如图1E所示。
该混合层在稍后阶段通过例如实施例1到4的范围内的上述技术中的一种或另一种而转移到另一衬底上。
因此，在本实施方案中，初始结构和图1A相同，层22为Ge，层26为Si，层24可以有或者没有。
此外，在该特定实施方案的范围内，可采用关于图6A-7B的上述方法的步骤，所有的转移替代方案描述于图1A到4B中。特别地，可以在衬底(比如衬底140)上转移后除去通过外延获得的特定层，以制备如6D-7B的结构。换言之，关于这些图6A-7B的上述步骤可用于初始衬底120，初始衬底120不是单种材料的层，而是比如图1A的层叠20的结构。
无论所述实施方案怎样考虑，衬底120也可以是“6°off”偏向的Si的衬底，其中可进行Ge和/或III-V型半导体材料的外延。
图8A-9B能说明在具有中间层(比如层24)的衬底22中进行注入，和在不具有这样的层的衬底中进行注入时制备混合结构的差异。
在第一种情形(图8A)下，保留了层24。图8A表示和图1F相似的情形，但其中脆化区域在衬底22中形成。与衬底40，或与所述衬底上形成的层42(图8B)组装后，以及沿着平面36破裂后，可证明减薄至中间层24-层26’(由箭头27指出的界面)因构成混合层24的材料的性质差异而困难。然而，正是该减薄将使混合层26’显露。
为了解决这个困难，如图9A(表示和图1F相似的初始情形)的情形，如果层24起初不存在，则沿着平面36破裂后，被减薄的区域是均匀材料22(图9B)。减薄至界面27则较为简单，同样也使层26’显露。
在根据本发明的装置和/或方法中，第二材料或第二材料中的至少一种可通过在均匀衬底上的层中形成的，或在均匀衬底中形成的，孔隙中的外延生长获得。
根据本发明的方法可包括减薄与缓冲衬底组装的混合层的第二部分。混合层的所述部分的所述减薄可通过沿着由离子或原子的第二注入产生的第二破裂面的破裂而实现。
在根据本发明的装置和/或方法中，所述第一材料可以是半导体，第二材料或第二材料的至少一种可以是半导体，所述半导体材料例如都是晶体，并具有不同方向的晶体取向。例如所述半导体材料都是硅。再例如，第一半导体材料的取向是(110)，第二半导体材料的取向是(100)。
在根据本发明的方法中，其中所述混合层包含第一半导体材料和多个第二材料(半导体和/或非半导体)的交替区域，所述多个第二材料可包含多个半导体和/或非半导体材料的层。所述多个材料层的每一层可通过外延获得。
在根据本发明的装置和/或方法中，第二材料区域可形成为与第一材料区域限定的自由表面齐平，和/或它们可形成为达到所述第一材料区域限定的自由表面下部，或该自由表面之上的水平，然后可设置绝缘材料以弥补第二材料的水平和第一材料区域限定的自由表面之间的差距。

Claims (17)

1.制备混合衬底的方法，所述混合衬底包含支持衬底(40、140)、连续的埋藏介电层(42、142)、和所述埋藏介电层上的包含第一半导体材料(26、120)和至少一种其他半导体材料(32、126、128、1220、1221、1222)的交替区域的混合层(26’、132)，其中所述第一半导体材料和所述至少一种其他半导体材料至少在性质上不同，所述方法包括：
a)在均匀衬底(22、120)之上或之中形成包含第一半导体材料和至少一种其他半导体材料的交替区域的混合层(26’、38、38’、132)，
并且，在形成所述混合层后，
b)通过离子或原子在所述混合层中的第一注入(34)形成第一破裂面(36,36’,130)，
c)结合所述混合层的自由表面或在所述自由表面上形成的介电层与缓冲衬底(70)的中间步骤，
d)沿着所述第一破裂面破裂所述混合层，从而去除所述均匀衬底和所述混合层的第一部分，留下所述混合层的第二部分或在所述自由表面上形成的所述介电层，与所述缓冲衬底结合，
e)结合所述混合层的第二部分、或形成在所述混合层上的连续的埋藏介电层(42’、43)与形成在所述支持衬底(40、140)上的连续的埋藏介电层(42、142)或与所述支持衬底，
f)除去所述缓冲衬底(70)。
2.根据权利要求1的方法，其中所述性质包括结晶特性。
3.根据权利要求1的方法，其还包括在步骤e之后除去所述混合层的第二部分的一部分。
4.根据权利要求1至3任一项的方法，其中所述步骤a)包括通过在所述均匀衬底上的层中或在所述均匀衬底中形成的孔隙(28、30、122、124)中的外延生长形成所述至少一种其他半导体材料。
5.根据权利要求1至3任一项的方法，其中所述至少一种其他半导体材料通过局部非晶化然后重结晶获得，或通过非晶形式沉积，然后重结晶热处理获得。
6.根据权利要求1至3任一项的方法，其还包括在步骤d)之后减薄与所述缓冲衬底结合的混合层的第二部分。
7.根据权利要求6的方法，所述减薄通过沿着第二破裂面的破裂进行，所述第二破裂面通过离子或原子的第二注入(34’)形成。
8.根据权利要求1的方法，其中：
所述半导体材料都是晶体，并具有不同方向的晶体取向。
9.根据权利要求1的方法，其中：
所述第一半导体材料是锗，所述至少一种其他半导体材料是III-V或III-VI半导体材料。
10.根据权利要求1的方法，其中：
所述第一半导体材料是硅，所述至少一种其他半导体材料是III-V半导体材料。
11.根据权利要求1的方法，其中：
所述第一半导体材料是锗，所述至少一种其他半导体材料是硅。
12.根据权利要求1的方法，其中所述第一半导体材料的取向是(110)，所述至少一种其他半导体材料的取向是(100)。
13.根据权利要求1至3任一项的方法，所述混合层包含第一半导体材料和多种其他材料的交替区域，至少一种所述其他材料是半导体材料。
14.根据权利要求13的方法，所述多种其他材料包含多个半导体材料的层和非半导体材料的层。
15.根据权利要求14的方法，多个材料层的每一层通过外延生长获得。
16.根据权利要求1至3任一项的方法，其中形成的至少一种其他半导体材料的区域与所述第一半导体材料的区域限定的自由表面齐平，或形成的其他半导体材料的区域达到由第一半导体材料的区域限定的自由表面下部或该自由表面上方的水平。
17.根据权利要求16的方法，其中形成的其他半导体材料的区域达到由第一半导体材料的区域限定的自由表面下部，然后设置绝缘材料以弥补所述其他半导体材料的水平和由所述第一半导体材料的区域限定的自由表面之间的差距。
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