CN101764117A - 封装载板的线路结构以及多芯片封装体 - Google Patents

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Abstract

本发明公开了一种封装载板的线路结构以及多芯片封装体，所述封装载板的线路结构包括多个芯片垫、一第一电极、一第二电极、一第三电极与一第四电极。这些芯片垫排列成MxN阵列。各芯片垫的周边区域包括依序顺时针排列的一第一打线接合垫、一第二打线接合垫、一第三打线接合垫与一第四打线接合垫，且第S列中的各第一～第四打线接合垫的方位相对于第S-1列中的各第一～第四打线接合垫的方位分别相差一个象限。第一电极与各第一打线接合垫相连接。第二电极与各第二打线接合垫相连接。第三电极与各第三打线接合垫相连接。第四电极与各第四打线接合垫相连接。

Description

封装载板的线路结构以及多芯片封装体
技术领域
本发明涉及一种封装载板的线路结构以及具有前述线路结构的多芯片封装体，且特别是有关于一种适于承载多个打线接合型态的发光二极管芯片的线路结构以及具有前述线路结构的多芯片封装体。
背景技术
目前世界各先进国家均已积极开发光电材料工业，由于发光二极管具有很长的使用寿命以及较低的耗电力，因此发光二极管的应用正趋向普遍化。发光二极管可应用在大型显示的电子广告牌、红绿灯、汽车方向灯以及照明方面。目前的发光二极管产业朝着高亮度、低光损的目标迈进，以使发光二极管足以取代传统的照明措施。
然而，目前要提高发光二极管的亮度、降低其光损失，除了从发光二极管本身结构改进以外，发光二极管芯片的封装方式更是影响其发光亮度、发光均匀度与元件寿命的关键。现有技术是以多芯片封装的方式将多个发光二极管芯片封装于同一基板上以形成一多芯片封装体，如此一来，具有多个发光二极管芯片的多芯片封装体的亮度、颜色将有更多的变化。多芯片封装体中的多个发光二极管芯片彼此之间可采用并联、串联或串并联的方式电性连接。
在现有技术中，多芯片封装体中的多个芯片垫是以阵列的方式排列，且于各发光二极管芯片的周边区域中配置有多个分别与不同电极连接的打线接垫。位于每一芯片垫的周边区域中的这些打线接垫的方位都是相同的。各发光二极管芯片配置于各芯片垫上并通过一第一导线与一第二导线分别与位于各芯片垫的周边区域中不同的打线接垫电性连接，以使发光二极管芯片彼此之间为并联、串联或串并联。
当多芯片封装体中的发光二极管芯片之间以串联或串并联的方式电性连接时，其中一发光二极管芯片可通过第一导线与第二导线分别与位于其周边区域中的第一打线接垫以及第二打线接垫电性连接。其中另一发光二极管芯片则可通过第一导线与第二导线分别与位于其周边区域中的第二打线接垫以及第三打线接垫电性连接。因此，前述二发光二极管芯片的打线方向不同。
然而，于打线工艺中，改变打线的方向将降低打线的速度以及打线工艺的良率，并导致产能低落且制作成本提高。因此，如何在不改变打线方向的情况下，使发光二极管芯片之间可以以串联或串并联的方式电性连接是目前亟待解决的课题。
发明内容
本发明提出一种封装载板的线路结构，其有助于使之后的打线工艺不需改变打线方向。
本发明另提出一种多芯片封装体，其于制作过程中，不需改变打线方向，故可以较快的打线速度制作且打线工艺的良率较佳。
本发明提出一种封装载板的线路结构，适于承载多个打线接合型态的发光二极管芯片，线路结构包括多个芯片垫、多个第一打线接合垫、多个第二打线接合垫、多个第三打线接合垫、多个第四打线接合垫、一第一电极、一第二电极、一第三电极与一第四电极。这些芯片垫排列成MxN阵列，用以放置发光二极管芯片。第一打线接合垫其中之一、第二打线接合垫其中之一、第三打线接合垫其中之一与第四打线接合垫其中之一是依序排列于每一芯片垫的周边区域，而第S列中的各第一至第四打线接合垫的方位相对于第S-1及S+1列中的各第一至第四打线接合垫的方位相差一个象限，其中M、N为大于1的正整数，而S为2～N的正整数。第一电极具有多个第一分支线路，这些第一分支线路分别与第1～N列的M个第一打线接合垫相连接。第二电极具有多个第二分支线路，这些第二分支线路分别与第1～N列的M个第二打线接合垫相连接。第三电极具有多个第三分支线路，这些第三分支线路分别与第1～N列的M个第三打线接合垫相连接。第四电极具有多个第四分支线路，这些第四分支线路分别与第1～N列的M个第四打线接合垫相连接。
在本发明的一实施例中，第S列中的各第一至第四打线接合垫的方位相对于第S-1列中的各第一至第四打线接合垫的方位分别沿逆时针方向相差一个象限。
在本发明的一实施例中，第S列中的各第一至第四打线接合垫的方位相对于第S-1列中的各第一至第四打线接合垫的方位分别沿顺时针方向相差一个象限。
在本发明的一实施例中，第一电极具有一第一主体部，第二电极具有一第二主体部，第三电极具有一第三主体部，第四电极具有一第四主体部，且第一主体部、第二主体部、第三主体部与第四主体部依序顺时针排列于由芯片垫排列而成的MxN阵列的周边区域。
在本发明的一实施例中，第一分支线路系自第一主体部朝向芯片垫延伸，且分别与第1～N列的M个第一打线接合垫相连接。
在本发明的一实施例中，第四分支线路自第四主体部朝向芯片垫延伸，且分别与第1～N列的M个第四打线接合垫相连接。
在本发明的一实施例中，第一分支线路与第二分支线路彼此相互交错排列。
在本发明的一实施例中，第三分支线路与第四分支线路彼此相互交错排列。
本发明提出一种多芯片封装体包括一基板、多个芯片垫、多个发光二极管芯片、一第一电极、一第二电极、一第三电极与一第四电极。芯片垫配置于基板上，芯片垫排列成MxN阵列。各芯片垫的周边区域包括依序顺时针排列的一第一打线接合垫、一第二打线接合垫、一第三打线接合垫与一第四打线接合垫。第S列中的各第一至第四打线接合垫的方位相对于第S-1及S+1列中的各第一至第四打线接合垫的方位分别相差一个象限，其中M、N为大于1的正整数，而S为2～N的正整数。各发光二极管芯片配置于芯片垫其中之一上。第一电极具有多个第一分支线路，这些第一分支线路分别与第1～N列的M个第一打线接合垫相连接。第二电极具有多个第二分支线路，这些第二分支线路分别与第1～N列的M个第二打线接合垫相连接。第三电极具有多个第三分支线路，这些第三分支线路分别与第1～N列的M个第三打线接合垫相连接。第四电极具有多个第四分支线路，这些第四分支线路分别与第1～N列的M个第四打线接合垫相连接。各发光二极管芯片电性连接于各发光二极管芯片的同一侧的打线接合垫其中之二，其中二打线接合垫选自第一打线接合垫、第二打线接合垫、第三打线接合垫与第四打线接合垫。
在本发明的一实施例中，第S列中的各第一至第四打线接合垫的方位相对于第S-1列中的各第一至第四打线接合垫的方位沿逆时针方向相差一个象限。
在本发明的一实施例中，第S列中的各第一至第四打线接合垫的方位相对于第S-1列中的各第一至第四打线接合垫的方位沿顺时针方向相差一个象限。
在本发明的一实施例中，第一电极具有一第一主体部，第二电极具有一第二主体部，第三电极具有一第三主体部，第四电极具有一第四主体部，且第一主体部、第二主体部、第三主体部与第四主体部依序顺时针排列于由芯片垫排列而成的MxN阵列的周边区域。
在本发明的一实施例中，基板包括一绝缘层，第一电极、第二电极、各第一至第四打线接合垫配置于绝缘层上，且第三电极与第四电极配置于绝缘层下并贯穿绝缘层以分别与第三打线接合垫及第四打线接合垫相连接。
在本发明的一实施例中，多芯片封装体还包括多条第一导线与多条第二导线，其中该些第一导线与该些第二导线至少其中之一分别电性连接于各发光二极管芯片与位于各发光二极管芯片的同一侧的打线接合垫其中之二。
在本发明的一实施例中，成对的第一导线与成对的第二导线分别电性连接各发光二极管芯片与位于各发光二极管芯片的同一侧的打线接合垫其中之二。
在本发明的一实施例中，多芯片封装体还包括一覆盖层，配置于绝缘层上并覆盖第一打线接合垫、第二打线接合垫、第三打线接合垫与第四打线接合垫，覆盖层具有多个开口以暴露出发光二极管芯片以及位于各发光二极管芯片周边区域的第一至第四打线接合垫邻近各发光二极管芯片的部分。
在本发明的一实施例中，覆盖层为树脂。
承上所述，本发明的线路结构的第S列中的各第一～第四打线接合垫的方位相对于第S-1列中的各第一～第四打线接合垫的方位分别相差一个象限。因此，第一导线与第二导线都可分别与位于各发光二极管芯片的同一侧的二打线接合垫电性连接。如此一来，本发明于制作第一导线或第二导线时，不需改变打线方向。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1A为本发明一实施例之封装载板的线路结构的示意图；
图1B为图1A之封装载板的线路结构的分解图；
图2为本发明一实施例之多芯片封装体的示意图。
【主要元件符号说明】
100：线路结构
110：第一电极
112：第一分支线路
114：第一主体部
120：第二电极
122：第二分支线路
124：第二主体部
130：第三电极
132：第三分支线路
134：第三主体部
140：第四电极
142：第四分支线路
144：第四主体部
200：多芯片封装体
210：基板
212：绝缘层
220：发光二极管芯片
222、224、226、228：发光二极管芯片的一侧
230：第一导线
240：第二导线
250：覆盖层
C：芯片垫
OP：开口
P：打线接合垫
P1：第一打线接合垫
P2：第二打线接合垫
P3：第三打线接合垫
P4：第四打线接合垫
S：封装载板
具体实施方式
图1A为本发明一实施例的封装载板的线路结构的示意图，图1B为图1A之封装载板的线路结构的分解图。
请同时参照图1A与图1B，本实施例的封装载板S的线路结构100适于承载多个打线接合型态的发光二极管芯片(未绘示)。线路结构100包括多个芯片垫C、一第一打线接合垫P1、一第二打线接合垫P2、一第三打线接合垫P3、一第四打线接合垫P4、一第一电极110、一第二电极120、一第三电极130与一第四电极140。这些芯片垫C排列成MxN阵列，用以放置发光二极管芯片，其中M、N为大于1的正整数。为方便说明，本实施例是以9个芯片垫C所排列而成的3x3阵列作说明，然并非用以限定本发明的芯片垫C的数目以及M值与N值。
第一打线接合垫P1、第二打线接合垫P2、第三打线接合垫P3与第四打线接合垫P4依序排列于每一芯片垫C的周边区域。第S列中的各第一～第四打线接合垫P1～P4的方位相对于第S-1及S+1列中的各第一～第四打线接合垫P1～P4的方位分别相差一个象限，而S为2～N的正整数。于本实施例中，各打线接合垫P的方位例如是各打线接合垫P相对于其所对应的芯片垫C的中心点的方位。
在于本实施例中，当S为2时，第S列中的各第一～第四打线接合垫P1～P4的方位相对于第S-1列中的各第一～第四打线接合垫P1～P4的方位分别相差一个象限。举例来说，第S列中的各第一～第四打线接合垫P1～P4的方位相较于第S-1列中的各第一～第四打线接合垫P1～P4的方位分别为沿逆时针方向相差一个象限，而第S+1列中的各第一～第四打线接合垫P1～P4的方位相较于第S列中的各第一～第四打线接合垫P1～P4的方位分别为沿逆时针方向相差一个象限。也就是说，第S-1列中的各第一～第四打线接合垫P1～P4的方位沿逆时针方向旋转90度，则为第S列中的各第一～第四打线接合垫P1～P4的方位，第S列中的各第一～第四打线接合垫P1～P4的方位沿逆时针方向旋转90度，则为第S+1列中的各第一～第四打线接合垫P1～P4的方位。当然，在其它实施例中，也可以是第S列及第S+1列中的各第一～第四打线接合垫P1～P4的方位相对于第S-1列及第S列中的各第一～第四打线接合垫P1～P4的方位分别为沿顺时针方向相差一个象限。
请再次参照图1A与图1B，为使第1～N列的M个第一打线接合垫P1与第一电极110相连接，第一电极110可具有多个第一分支线路112，以通过这些第一分支线路112分别与第1～N列的M个第一打线接合垫P1相连接。同理，第二电极120可具有多个第二分支线路122，以通过这些第二分支线路122分别与第1～N列的M个第二打线接合垫P2相连接。第三电极130可具有多个第三分支线路132，以通过这些第三分支线路132分别与第1～N列的M个第三打线接合垫P3相连接。第四电极140可具有多个第四分支线路142，以通过这些第四分支线路142分别与第1～N列的M个第四打线接合垫P4相连接。
此外，于本实施例中，第一电极110具有一第一主体部114，第二电极120具有一第二主体部124，而第三电极130具有一第三主体部134，且第四电极140具有一第四主体部144。而且，第一主体部114、第二主体部124、第三主体部134与第四主体部144例如是依序顺时针排列于由芯片垫C排列而成的MxN阵列的周边区域。
于本实施例中，这些第一分支线路112可由第一主体部114向右延伸以依序与第1～N列的M个第一打线接合垫P1连接。这些第二分支线路122可由第二主体部124向左延伸以依序与第1～N列的M个第二打线接合垫P2连接。由前述可知，这些第一分支线路112与这些第二分支线路122相互交错排列但并不相连。
并且，于本实施例中，这些第三分支线路132可由第三主体部134向左延伸以依序与第1～N列的M个第三打线接合垫P3连接。这些第四分支线路142可由第四主体部144向右延伸以依序与第1～N列的M个第四打线接合垫P4连接。由前述可知，这些第三分支线路132与这些第四分支线路142相互交错排列但并不相连。值得注意的是，前述的第一～第四分支线路112、122、132、142的排列方式仅为本发明的一种实施方式，然并非用以限定本发明，而熟知此技艺者当可做各种更动与润饰。
以下则将详细介绍具有线路结构100的多芯片封装体。
图2为本发明一实施例的多芯片封装体的示意图。请参照图1A、图1B与图2，本实施例的多芯片封装体200包括一基板210、多个芯片垫C、多个发光二极管芯片220、一第一电极110、一第二电极120、一第三电极130与一第四电极140，其中这些芯片垫C与第一～第四电极110、120、130、140构成线路结构100。
请同时参照图1A、图1B与图2，于本实施例中，为使第一电极110、第二电极120、第三电极130与第四电极140彼此之间绝缘，基板210具有一绝缘层212，而第一电极110、第二电极120、各第一～第四打线接合垫P1～P4皆配置于绝缘层212上。
第三电极130与第四电极140皆配置于绝缘层212下并贯穿绝缘层212以分别与第三打线接合垫P3及第四打线接合垫P4相连接。于图1A中，由于第三电极130与第四电极140皆配置于绝缘层212下，因此第三电极130与第四电极140皆以虚线表示。第三电极130与第四电极140可通过贯穿绝缘层212的多个贯孔(未绘示)而分别与第三打线接合垫P3及第四打线接合垫P4相连接。当然，于其它实施例中，亦可通过其它的线路布局方式使第一电极110、第二电极120、第三电极130与第四电极140以及各第一～第四打线接合垫P1～P4皆配置于同一平面上。
各发光二极管芯片220配置于芯片垫C其中之一上。各发光二极管芯片220电性连接于各发光二极管芯片220的同一侧的打线接合垫P其中之二，其中二打线接合垫P选自第一打线接合垫P1、第二打线接合垫P2、第三打线接合垫P3与第四打线接合垫P4。举例来说，多芯片封装体200可具有多条第一导线230与多条第二导线240，其中第一导线230与第二导线240至少其中之一分别电性连接各发光二极管芯片220与位于各发光二极管芯片220的同一侧的打线接合垫P其中之二。如此一来，发光二极管芯片220之间是以串并联的方式电性连接，其中位于同一列的发光二极管芯片220之间彼此并联，而位于相邻列的发光二极管芯片220之间彼此串联。
于本实施例中，每一发光二极管芯片220具有成对的第一导线230与第二导线240。图2绘示成对的第一导线230与成对的第二导线240分别电性连接于发光二极管芯片220与位于各发光二极管芯片220同一侧边222的打线接合垫P其中之二。也就是说，成对的第一导线230电性连接发光二极管芯片220与位于发光二极管芯片220一侧边222的打线接合垫P其中之一，而成对的第二导线240电性连接发光二极管芯片220与同样位于发光二极管芯片220的侧边222的另一打线接合垫P。
值得注意的是，本实施例的各发光二极管芯片220具有四侧222、224、226、228，而成对的第一导线230与成对的第二导线240可分别与位于各发光二极管芯片220任一侧的二打线接合垫P电性连接，且每一对第一导线230与每一对第二导线240分别与位于发光二极管芯片220同一侧的二打线接合垫P电性连接。
相较于现有技术，由于本实施例的线路结构100的第S列中的各第一～第四打线接合垫P1～P4的方位相对于第S-1列中的各第一～第四打线接合垫P1～P4的方位分别相差一个象限，因此第一导线230与第二导线240都可分别与位于各发光二极管芯片220的同一侧的二打线接合垫P电性连接。如此一来，本实施例于制作第一导线230或第二导线240时，不需改变打线方向。因此，在制作本实施例的多芯片封装体200时，可以较快的打线速度制作且打线工艺的良率较佳，进而可使产能提升并可使制作成本降低。
此外，在本实施例中，多芯片封装体200还可具有一覆盖层250，其配置于绝缘层212上并覆盖第一～第四电极110、120、130、140以及第一～第四打线接合垫P1～P4，以保护第一～第四电极110、120、130、140以及第一～第四打线接合垫P1～P4。覆盖层250具有多个开口0P以暴露出发光二极管芯片220以及位于各发光二极管芯片220周边区域的第一～第四打线接合垫P1～P4邻近各发光二极管芯片220的部分。覆盖层250的材质包括树脂等绝缘材料。
综上所述，本发明的线路结构的第S列中的各第一～第四打线接合垫的方位相对于第S-1列中的各第一～第四打线接合垫的方位分别相差一个象限。因此，第一导线与第二导线都可分别与位于各发光二极管芯片的同一侧的二打线接合垫电性连接。如此一来，本发明于制作第一导线或第二导线时，不需改变打线方向。因此，于制作本发明的多芯片封装体时，可以较快的打线速度制作且打线工艺的良率较佳，进而可使产能提升并可使制作成本降低。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (17)

1.一种封装载板的线路结构，适于承载多个打线接合型态的发光二极管芯片，其特征在于该线路结构包括：
多个芯片垫，排列成MxN阵列，用以放置该些发光二极管芯片；
多个第一打线接合垫、多个第二打线接合垫、多个第三打线接合垫与多个第四打线接合垫，其中该些第一打线接合垫其中之一、该些第二打线接合垫其中之一、该些第三打线接合垫其中之一与该些第四打线接合垫其中之一依序排列于每一该些芯片垫的周边区域，而第S列中的各该些第一至第四打线接合垫的方位相对于第S-1及S+1列中的各该些第一至第四打线接合垫的方位相差一个象限，其中M、N为大于1的正整数，而S为2～N的正整数；
第一电极，具有多个第一分支线路，分别与第1～N列的M个第一打线接合垫相连接；
第二电极，具有多个第二分支线路，分别与第1～N列的M个第二打线接合垫相连接；
第三电极，具有多个第三分支线路，分别与第1～N列的M个第三打线接合垫相连接；以及
第四电极，具有多个第四分支线路，分别与第1～N列的M个第四打线接合垫相连接。
2.如权利要求1所述的封装载板的线路结构，其特征在于，所述第S列中的各该些第一至第四打线接合垫的方位相对于第S-1列中的各该些第一至第四打线接合垫的方位沿逆时针方向相差一个象限。
3.如权利要求1所述的封装载板的线路结构，其特征在于，所述第S列中的各该些第一至第四打线接合垫的方位相对于第S-1列中的各该些第一至第四打线接合垫的方位沿顺时针方向相差一个象限。
4.如权利要求1所述的封装载板的线路结构，其特征在于，该第一电极具有第一主体部，该第二电极具有第二主体部，该第三电极具有第三主体部，该第四电极具有第四主体部，且该第一主体部、该第二主体部、该第三主体部与该第四主体部依序排列于由该些芯片垫排列而成的MxN阵列的周边区域。
5.如权利要求4所述的封装载板的线路结构，其特征在于，该些第一分支线路自该第一主体部朝向该些芯片垫延伸，且分别与第1～N列的M个该些第一打线接合垫相连接。
6.如权利要求4所述的封装载板的线路结构，其特征在于，该些第四分支线路自该第四主体部朝向该些芯片垫延伸，且分别与第1～N列的M个该些第四打线接合垫相连接。
7.如权利要求1所述的封装载板的线路结构，其特征在于，该些第一分支线路与该些第二分支线路彼此相互交错排列。
8.如权利要求1所述的封装载板的线路结构，其特征在于，该些第三分支线路与该些第四分支线路系彼此相互交错排列。
9.一种多芯片封装体，其特征在于包括：
基板；
多个芯片垫，配置于该基板上，该些芯片垫排列成MxN阵列，各该些芯片垫的周边区域包括依序顺时针排列的第一打线接合垫、第二打线接合垫、第三打线接合垫与第四打线接合垫，且第S列中的各该些第一至第四打线接合垫的方位相对于第S-1及S+1列中的各该第一至第四打线接合垫的方位分别相差一个象限，其中M、N为大于1的正整数，而S为2～N的正整数；
多个发光二极管芯片，各该些发光二极管芯片配置于该些芯片垫其中之一上；
第一电极，具有多个第一分支线路，分别与第1～N列的M个第一打线接合垫相连接；
第二电极，具有多个第二分支线路，分别与第1～N列的M个第二打线接合垫相连接；
第三电极，具有多个第三分支线路，分别与第1～N列的M个第三打线接合垫相连接；以及
第四电极，具有多个第四分支线路，分别与第1～N列的M个第四打线接合垫相连接；
其中，各该些发光二极管芯片电性连接于各该些发光二极管芯片同一侧的该些打线接合垫其中之二，其中该二打线接合垫选自该第一打线接合垫、该第二打线接合垫、该第三打线接合垫以及该第四打线接合垫。
10.如权利要求9所述的多芯片封装体，其特征在于，所述第S列中的各该些第一至第四打线接合垫的方位相对于第S-1列中的各该些第一至第四打线接合垫的方位沿逆时针方向相差一个象限。
11.如权利要求9所述的多芯片封装体，其特征在于，所述第S列中的各该些第一至第四打线接合垫的方位相对于第S-1列中的各该些第一至第四打线接合垫的方位沿顺时针方向相差一个象限。
12.如权利要求9所述的多芯片封装体，其特征在于，该第一电极具有第一主体部，该第二电极具有第二主体部，该第三电极具有第三主体部，该第四电极具有第四主体部，且该第一主体部、该第二主体部、该第三主体部与该第四主体部依序顺时针排列于由该些芯片垫排列而成的MxN阵列的周边区域。
13.如权利要求9所述的多芯片封装体，其特征在于，该基板包括绝缘层，该第一电极、该第二电极、各该些第一至第四打线接合垫配置于该绝缘层上，而该第三电极与该第四电极配置于该绝缘层下并贯穿于该绝缘层以分别与该些第三打线接合垫及该些第四打线接合垫相连接。
14.如权利要求9所述的多芯片封装体，其特征在于，包括多条第一导线与多条第二导线，其中该些第一导线以及该些第二导线至少其中之一分别电性连接于各该些发光二极管芯片及位于各该些发光二极管芯片同一侧的该些打线接合垫其中之二。
15.如权利要求14所述的多芯片封装体，其特征在于，其中成对的该第一导线与成对的该第二导线分别电性连接于各该些发光二极管芯片与位于各该些发光二极管芯片同一侧的该些打线接合垫其中之二。
16.如权利要求9所述的多芯片封装体，其特征在于，还包括覆盖层，配置于该绝缘层上并覆盖该些第一打线接合垫、该些第二打线接合垫、该些第三打线接合垫与该些第四打线接合垫，该覆盖层具有多个开口以暴露出该些发光二极管芯片以及位于各该发光二极管芯片周边区域的该第一至第四打线接合垫邻近各该些发光二极管芯片的部分。
17.如权利要求16所述的多芯片封装体，其特征在于，该覆盖层为树脂。
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