CN101752259A - 形成包括槽和槽内的传导结构的电子器件的方法 - Google Patents

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Abstract

一种形成电子器件的方法可包括提供包括衬底的工件，包括下面掺杂区和覆盖在下面掺杂区上的半导体层，其中半导体层具有与下面掺杂区间隔开的主表面。此方法还可包括形成从主表面延伸到下面掺杂区的垂直定向传导区，和形成邻近主表面的水平定向掺杂区。在电子器件的制成形式中，与垂直定向传导区相比，水平定向掺杂区进一步在横向方向朝已经形成或将形成源极区的区延伸。电子器件包括晶体管，晶体管包括下面掺杂区、垂直定向传导区和水平定向掺杂区。

Description

形成包括槽和槽内的传导结构的电子器件的方法
技术领域
本公开内容涉及电子器件和形成电子器件的方法，且更具体地说，涉及包括槽和槽内的传导结构的电子器件以及形成该电子器件的方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是一种常见类型的功率转换器件。MOSFET包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区以及邻近沟道区设置的栅极结构(gate structure)。栅极结构包括邻近沟道区设置并通过薄电介质层与沟道区间隔开的栅极电极层。
当MOSFET处于导通状态时，电压施加到栅极结构以在源极区和漏极区之间形成导电沟道区，这允许电流流过此器件。在闭合状态，施加到栅极结构的任何电压都足够低以至于导电沟道无法形成，并且因此电流无法发生。在闭合状态期间，此器件必须支持在源极区和漏极区之间的高电压。
在优化MOSFET的性能时，设计者经常面临对器件参数性能的权衡。明确地说，可利用的器件结构或制作方法的选择可提高一个器件参数，但同时，这样的选择可能会降低一个或多个其他器件参数。例如，提高MOSFET的电阻(RDSON)的可利用的结构和方法可降低击穿电压(BVDSS)，并增加MOSFET内的区之间的寄生电容。
附图说明
通过举例阐释了各实施方式，且各实施方式并不受限于附图。
图1包括工件的一部分的截面图的图示，工件包括下面掺杂区(underlying doped region)、半导体层、垫层(pad layer)和停止层(stopping layer)。
图2包括图1的工件的一部分在形成延伸穿过半导体层至下面掺杂区的槽之后的截面图的图示。
图3包括图2的工件的一部分在形成基本填充槽的传导层之后的截面图的图示。
图4包括图3的工件的一部分在去除位于槽外部的一部分传导层之后，且在形成侧壁掺杂区之后的截面图的图示。
图5包括图4的工件的一部分在去除停止层之后的截面图的图示。
图6包括图5的工件的一部分在形成位于半导体层上方的多个层之后的截面图的图示。
图7包括图6的工件的一部分在形成表面掺杂区和延伸穿过多个层的开口之后的截面图的图示。
图8包括图7的工件的一部分在形成绝缘侧壁隔离物(sidespacer)之后的截面图的图示。
图9包括图8的工件的一部分在形成位于工件的暴露表面之上的传导层，并形成在半导体层内的阱区之后的截面图的图示。
图10包括图9的工件的一部分在形成传导层的位于工件的暴露表面之上的剩余部分之后的截面图的图示。
图11包括图10的工件的一部分在形成栅极电极之后的截面图的图示。
图12包括图11的工件的一部分在去除最上面绝缘层，截去绝缘侧壁隔离物，且用传导填充材料填充栅极电极和传导层之间的间隙之后的截面图的图示。
图13包括图12的工件的一部分在形成穿过夹层电介质层(interlevel dielectric layer)和源极区的开口之后，且在形成阱接触区之后的截面图的图示。
图14包括图13的工件的一部分在形成根据本发明实施方式的基本完整的电子器件之后的截面图的图示。
图15-17包括图1的工件的一部分的截面图的图示，其中传导结构形成在槽内，其中传导结构包括覆盖在半导体衬底主表面上的升高部分。
图18包括工件的一部分的截面图的图示，其中电子器件包括具有位于水平定向掺杂区下方的补偿区的功率晶体管。
技术人员应理解，附图中的各元件被简明且清晰地表示，且未必按比例绘制。例如，图中的一些元件的尺寸可能相对于其他元件被夸大，以有助于改善对本发明实施方式的理解。
具体实施方式
提供了下面结合附图的描述以有助于理解此处公开的教导内容。下面的讨论将着重于教导内容的具体实施和各实施方式。提供了此着重点以有助于描述教导内容，且该着重点并不应该被解释成限制了教导内容的范围或适用性。然而，其他教导内容当然可以被利用在本应用中。
正如此处使用的，关于区或结构的术语“水平定向”和“垂直定向”，指的是其中电流穿过这样的区或结构的主方向。更明确地说，电流可按垂直方向、水平方向，或垂直方向和水平方向的组合流过区或结构。如果电流按垂直方向或其中垂直分量大于水平分量的方向的组合流过区或结构，那么这样的区或结构将被称为垂直定向。类似地，如果电流按水平方向或其中水平分量大于垂直分量的方向的组合流过区或结构，那么这样的区或结构将被称为水平定向。
术语“正常工作”和“正常工作状态”指电子元件或器件设计为工作下的条件。条件可从数据单表或其他关于电压、电流、电容、电阻或其他电条件得到。因此，正常工作不包括在超出其设计限度之外来操作电子元件或器件。
术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”，“包括(including)”、“具有(has)”、“具有(having)”，或其任何其他变化形式都预期覆盖非唯一的包括。例如，包括一列特征的方法、物品或装置不一定只限制到这些特征，而是可以包括未明确列出的其他特征或这种方法、物品或装置所固有的其他特征。进一步，除非明确做出相反的表示，否则“或”指的是包括型的或(inclusive-or)，而不是排除型的或(exclusive-or)。例如，条件A或条件B满足下述条件中的任何一个：A是真实的(或存在的)而B是虚假的(或不存在的)，A是虚假的(或不存在的)而B是真实的(或存在的)，以及A和B都是真实的(或存在的)。
而且，使用“一个(a)”或“一个(an)”被用于描述此处描述的各元件和各部件。这样做仅仅是为了简便且给出了本发明的一般意义上的范围。此描述应该被解读为包括一个或至少一个，且单数还包括复数，或者反之亦然，除非以其他方式清楚表明。例如，当在此处描述单个项时，多于一个的项可以被用于替代单个项。类似地，当此处描述多于一个的项时，单个项可以替换该多于一个的项。
相应于元素周期表内的列的族号使用“新标记法”协议，如CRCHandbook of Chemistry and Physics，81st Edition(2000-2001))中见到的。
除非另外做出界定，否则此处使用的所有的技术术语和科学术语与本发明所属领域的技术人员的通常理解是相同的意思。材料、方法和实施例仅仅是示例性的且不期望是限制性的。就此处未描述的程度，有关特定材料和方法过程的许多细节是常规的，且可以见于半导体领域和电子领域的教科书和其他来源。
图1包括工件100的一部分的截面图的图示。工件100包括下面掺杂区102，该掺杂区102是轻掺杂的或重掺杂的，n-型或p-型。基于此说明书的目的，重掺杂的预期意指至少1019原子/cm3的峰值掺杂剂浓度，而轻掺杂的预期意指小于1019原子/cm3的峰值掺杂剂浓度。下面掺杂区102可以是重掺杂衬底的一部分(例如重n-型掺杂片)，或可以是覆盖在相反传导类型的衬底上或覆盖位于衬底和包埋掺杂区(buried doped region)之间的包埋绝缘层(无图示)上的包埋掺杂区。在具体的实施方式中，下面掺杂区102可以包括覆盖在重掺杂的部分上的轻掺杂的部分，例如当覆盖的半导体层104具有相反的传导类型时，以有助于提高接面击穿电压(junction breakdown voltage)。在实施方式中，下面掺杂区102是用n-型掺杂剂重掺杂的，n-型掺杂剂诸如磷、砷、锑或其任意组合。在具体的实施方式中，如果下面掺杂区102的扩散要保持为低，则下面掺杂区102包括砷或锑，且在具体的实施方式中，下面掺杂区102包括锑，以降低半导体层104的形成过程中的除气程度(与砷相比)。
在图1图示的实施方式中，半导体层104覆盖在下面掺杂区102上。半导体层104具有主表面105。半导体层104可以包括第14族元素(即碳、硅、锗或其任意组合)和关于下面掺杂区102描述的任意掺杂剂或相反传导类型的掺杂剂。在实施方式中，半导体层104是轻掺杂的n-型或p-型外延硅层，其具有约0.5微米到约5.0微米的厚度范围，且掺杂浓度不大于约1016原子/cm3，且在另一实施方式中，掺杂浓度最少约1014原子/cm3。
垫层106和停止层108(例如抛光停止层或刻蚀停止层)使用热生长技术、沉积技术或其组合形成在半导体层104上。垫层106和停止层108中的每个可包括氧化物、氮化物、氧氮化合物或其任意组合。在实施方式中，垫层106与停止层108相比有不同的组成。在具体实施方式中，垫层106包括氧化物，而停止层108包括氮化物。
参考图2，去除了半导体层104、垫层106和停止层108的部分以形成槽，如槽202，槽从主表面105朝下面掺杂区102延伸。槽202可以是图2所示的具有不同部分的单槽，或槽202可包括多个不同的槽。槽202的宽度不是很宽，以至于随后形成的传导层不能够填充槽202。在具体的实施方式中，每个槽202的宽度至少约0.3微米或约0.5微米，且在另一具体实施方式中，每个槽202的宽度不大于约4微米或约2微米。在阅读了此说明书后，技术人员将理解，可以采用所述的特定尺寸之外的较窄或较宽的宽度。槽202可以延伸至下面掺杂区102；然而，如果需要或期望的话，槽202可以浅一些。
采用各向异性蚀刻形成槽。在实施方式中，可以进行定时蚀刻，而在另一实施方式中，可以采用终点检测(如，检测下面掺杂区102中的掺杂剂种类，诸如砷或锑)和定时过蚀刻的组合。
如果需要或者期望的话，可以沿槽202的侧壁204将掺杂剂引入半导体层104的一部分中，以形成重掺杂的侧壁掺杂区(未在图2中图示)。可使用倾斜角度注入技术、掺杂剂气体或固体掺杂源。
如图3所示，传导层302形成在停止层108上和槽202内。传导层302基本上充满了槽202。传导层302可包括包含金属或包含半导体的材料。在实施方式中，传导层302可包括重掺杂半导体材料，例如非晶硅或多晶硅。在另一实施方式中，传导层302包括多个膜，例如黏合膜、屏障膜和传导填充材料。在具体的实施方式中，黏合膜可以包括耐高温金属，诸如钛、钽或类似物；屏障膜可以包括耐高温金属氮化物，诸如氮化钛、氮化钽或类似物，或耐高温金属半导体氮化物，诸如TaSiN；而传导填充材料可以包括钨。在更具体的实施方式中，传导层302可以包括Ti/TiN/W。根据电性能、随后的热循环的温度、其他标准或其任意组合来选择膜的数目和那些膜的组成。耐高温金属和包含耐高温金属的化合物可以经受住高温(如，这些材料的熔点可以是至少1400℃)，可以被保形沉积，且具有比重掺杂的n-型硅低的体电阻率。在阅读了此说明书后，技术人员将能够确定传导层302的组成以满足他们用于特定应用的需求或期望。
去除了传导层302的覆盖停止层108的那一部分，以在槽内形成传导结构，例如槽202内的传导结构402，如图4的实施方式所示。可以采用化学机械抛光或者覆盖蚀刻技术(blanket etching technique)来进行去除。停止层108可以用作抛光停止层或者蚀刻停止层。在停止层108达到以有关传导层302的厚度、抛光或蚀刻操作或其任意组合来引起非均匀地横跨工件之后，可以继续进行抛光或蚀刻一段相对短的时间。
形成传导结构之前、过程中或之后，侧壁掺杂区，例如侧壁掺杂区404可由半导体层104的部分形成，并从侧壁204延伸。可在前面描述的掺杂操作中引入掺杂剂，并且当形成传导层302时掺杂剂变得被激活。可选地，当传导层302包括掺杂半导体材料时，掺杂剂可从传导结构402扩散或从传导层302扩散(在完全形成传导结构402之前)。传导结构402和侧壁掺杂区404，如果存在的话，形成垂直定向传导区。当为制成的电子器件的形式时，通过传导结构402的主载荷子(例如电子)或电流主要地在垂直方向上(基本垂直于主表面105)，与水平方向(基本平行于主表面105)相反。
在图5中，去除了停止层108，且掺杂了半导体层104的紧邻主表面105和侧壁掺杂区，例如侧壁掺杂区404的部分，以形成水平定向掺杂区，例如表面掺杂区504，其与下面掺杂区102间隔开。表面掺杂区504具有与侧壁掺杂区404和下面掺杂区102相同的传导类型。在正常工作状态，通过表面掺杂区504的主载荷子(例如电子)或电流将在水平方向上。因此，表面掺杂区504可为水平定向掺杂区。表面掺杂区504具有范围约为0.1微米至约0.5微米的深度，并从范围为约0.2微米至约2.0微米的垂直定向传导结构的侧壁掺杂区404延伸。横向尺寸(从垂直定向传导结构)可取决于所形成的功率晶体管的源极和漏极之间的电压差。当晶体管的源极和漏极之间的电压差增加时，横向尺寸可能也增加。在实施方式中，电压差不大于约30V，且在另一实施方式中，电压差不大于约20V。水平定向掺杂区内的峰值掺杂浓度可在约2×1017原子/cm3至约2×1018原子/cm3的范围，且在具体实施方式中，在约4×1017原子/cm3至约7×1017原子/cm3的范围。垫层106在形成表面掺杂区504之后仍留在半导体层104之上，或者在形成表面掺杂区504之后去除。
在图6中，在半导体层104和传导结构402上形成了一组层。在实施方式中，可连续地沉积绝缘层602、传导层604、绝缘层606、绝缘层622、传导层624和绝缘层626。绝缘层602、606、622和626中的每个可包括氧化物、氮化物、氧氮化合物或其任意组合。
每个传导层604和624包括传导材料，或可例如通过掺杂制成传导的。每个传导层604和624可包括掺杂半导体材料(例如重掺杂的非晶硅、多晶硅等等)、包含金属的材料(耐高温金属、耐高温金属氮化物、耐高温金属硅化物等)或其任意组合。传导层604的厚度在约0.05至0.5微米的范围，而传导层624的厚度在约0.1至0.9微米的范围。在具体实施方式中，传导层604为传导电极层，用于形成传导电极，而传导层624为栅极信号层。这种层的重要性在本说明书中稍后描述。传导层624可被蚀刻或以其它方式在此时形成图案以形成栅极信号线，或可被蚀刻或以其它方式在处理流的稍后时间形成图案。类似地，传导层624可被蚀刻或以其它方式在此时形成图案以形成传导电极，或可在处理流的稍后时间形成图案。
在另一具体实施方式中，绝缘层602和606包括氮化物，每个的厚度可在约0.05微米到约0.2微米的范围。绝缘层622和626包括氧化物，绝缘层622的厚度可在约0.2微米到约0.9微米的范围，而绝缘层626的厚度可在约0.05微米到约0.2微米的范围。可将减反射层结合到绝缘层或传导层中的任一个内，或者可分开使用减反射层(未显示)。在另一实施方式中，可使用更多或更少的层，且此处描述的厚度仅为示例性的，并且不意味着要限制本发明的范围。
如图7所示，开口，例如开口702形成为通过层602、604、606、622、624和626。开口形成为使得表面掺杂区504的部分位于开口702之下。这部分允许表面掺杂区504的部分位于随后形成的栅极电极的部分之下。绝缘隔离物，例如绝缘隔离物802沿开口，例如图8的开口702的侧面形成。绝缘隔离物使传导层604与随后形成的栅极电极电绝缘。绝缘隔离物802可包括氧化物、氮化物、氧氮化合物或其任意组合，并且绝缘隔离物802的底部具有在约50nm至约200nm范围内的宽度。
图9包括工件的在形成栅极电介质层902、传导层906和阱区904之后的图示。通过蚀刻去除垫层106，并且在半导体层104上形成栅极电介质层902。在具体实施方式中，栅极电介质层902包括氧化物、氮化物、氧氮化合物或其任意组合，并具有约5nm到约100nm的厚度范围，且传导层906覆盖在栅极电介质层902上。传导层906可为随后形成的栅极电极的一部分。传导层906当被沉积时可为传导的，或者可以沉积为高电阻层(例如，未掺杂的多晶硅)并随后制成传导的。传导层906可包括包含金属的材料或包含半导体的材料。传导层906的厚度选择成使得从顶视图看，传导层906的暴露在开口702内的大致垂直边缘靠近表面掺杂区504的边缘。在实施方式中，传导层906被沉积成约0.1微米至约0.15微米的厚度。
形成传导层906之后，可掺杂半导体层104以形成阱区，例如图9的阱区904。阱区904的传导类型与表面掺杂区504和下面掺杂区102的传导类型相反。在实施方式中，通过开口702、传导层906和栅极电介质层902，将硼掺杂剂引入到半导体层104内，以给阱区904提供p型掺杂剂。在一个实施方式中，阱区904的深度比随后形成的源极区的深度深，且在另一实施方式中，阱区904的深度为至少约0.5微米。在进一步的实施方式中，阱区904的深度不大于约2.0微米，而在又一实施方式中，阱区904的深度不大于约1.5微米。通过举例，可使用两种或更多种离子注入来形成阱区904。在具体的例子中，使用约1.0×1013原子/cm3的剂量进行每一种离子注入，且两种注入具有约25KeV和50KeV的能量。在另一实施方式中，在形成阱区时执行更多或更少的离子注入。可在不同的能量下使用不同的剂量，可使用更高或更少的剂量，更高或更低的能量，或者其组合，以满足特定应用的需要或期望。
如图10所示，将额外的传导材料沉积到传导层906上以便形成传导层1006。栅极电极将由传导层1006形成，并且因此，在图示实施方式中，传导层是栅极电介质层。传导层1006可包括先前关于传导层906描述的任一材料。与传导层906类似，额外的传导材料可在沉积时是传导的，或可被沉积为高阻抗层(如，未掺杂的多晶硅)且随后制成传导的。在传导层906和额外的传导材料之间，它们可具有相同的组成或不同的组成。传导层1006的厚度，包括传导层906和额外的传导材料，具有约0.2微米到0.5微米的厚度范围。在具体实施方式中，额外的传导材料包括多晶硅，且可在沉积或随后的掺杂过程中使用离子注入或其他掺杂技术用n-型掺杂剂掺杂。
各向异性地蚀刻传导层1006以形成栅极电极，如图11的栅极电极1106。在图示实施方式中，栅极电极1106没有使用掩膜来形成，且具有侧壁隔离物的形状。进行栅极电极1106的蚀刻可执行为使得可暴露绝缘层626和栅极电介质层902。蚀刻可延伸以暴露绝缘侧壁隔离物802的一部分。在图11所示的实施方式中，传导电极604的一部分与栅极电极1106邻近，其中绝缘侧壁隔离物802位于传导电极604和栅极电极1106之间。传导电极604具有一对相对表面，其中的一个离主表面105较近，而另一个相对的表面离主表面105较远。在晶体管占据的区域内，传导电极604的相对的表面中的每一个位于栅极电极1106的最下面和最上面点之间的高度。绝缘层(无图示)可从栅极电极1106热生长或可沉积在工件上方。绝缘层的厚度可在约10nm到约30nm范围内。
图12包括工件的在形成传导电极1262、栅极信号线1264、截平的绝缘侧壁隔离物1202、源极区1204以及栅极信号线1264和栅极电极1106之间的传导填充材料1206之后的图示。尽管为形成工件而执行的操作按具体顺序描述，但是在阅读此说明书后，技术人员将理解，如果需要或者期望的话，顺序可更改。另外，为完成图12所示的实施方式的工件，可使用掩膜或多个掩膜(无图示)。
如果传导层604和624尚未形成图案，则他们可被形成图案以形成传导电极和栅极信号线，如传导电极1262和栅极信号线1264。传导电极1262可用来帮助减少垂直定向传导区(传导结构402和侧壁掺杂区404的组合)和任一或多个栅极信号线1264、栅极电极1106或栅极信号线1264和栅极电极1106之间的电容耦合。栅极信号线1264可用来提供从控制电子(无图示)到栅极电极1106的信号。在晶体管占据的区域内，栅极信号线1264覆盖在传导电极1262上。在实施方式中，在晶体管内，栅极信号线1264基本覆盖在所有传导电极1262上，而在另一实施方式中，在晶体管内，栅极信号线1264仅覆盖在传导电极1262的一部分而非全部上。
源极区，如源极区1204，可使用离子注入形成。源极区1204是重掺杂的，且与阱区904相比具有相反的传导类型，而与表面掺杂区504和下面掺杂区102具有相同的传导类型。阱区904的位于源极区1204和表面掺杂区504之间且在栅极电极1106下的部分是用于正在形成的功率晶体管的沟道区1222。
绝缘侧壁隔离物802可通过蚀刻侧壁隔离物802的上部分以去除绝缘侧壁隔离物802的在传导层624(栅极信号层)和栅极电极1106之间的部分而被截头来形成截头的绝缘侧壁隔离物1202。去除的绝缘隔离物802的量至少足以允许传导填充材料1206，当形成时，电连接传导层624和栅极电极1106，但不蚀刻如此多的绝缘侧壁隔离物802以暴露传导层604(传导电极层)，因为栅极电极1106和传导层624将电连接到传导层604，这是不期望的。如图示的实施方式中，蚀刻被进行成使得截头的绝缘侧壁隔离物1202的最上面表面位于绝缘层622和传导层624之间的界面附近。
传导填充材料1206形成在截头的绝缘隔离物1202之上，以便将栅极电极1106电连接到传导层624。传导填充材料1206可选择性地生长或沉积在基本所有工件之上，且随后从栅极电极1106和栅极信号线1264之间的间隙外的区域去除。如果需要或者期望的话，去除绝缘层626和栅极电介质层902的暴露部分。
图13包括在夹层电介质(ILD)层1302形成并形成图案以界定接触开口之后，且在掺杂形成阱接触区后的工件的图示。ILD层1302可包括氧化物、氮化物、氧氮化合物或其任意组合。ILD层1302可包括具有基本不变或可变组成(如离半导体层104较远的高磷含量)的单一膜或多个离散膜。蚀刻停止层、减反射层或组合可用在夹ILD层1302内或之上以帮助处理。可对ILD层1302平坦化以提高在后续处理操作(如平版印刷术，随后的抛光，或诸如此类)过程中的处理边缘。阻抗层1304形成在ILD层1302上，且形成图案以界定阻抗层开口。执行各向异性蚀刻以界定延伸穿过ILD层1302的接触开口，如接触开口1322。与许多常规的接触蚀刻操作不同，继续蚀刻以延伸穿过源极区1204且在阱区904内结束。蚀刻可作为定时蚀刻进行或作为终点检测蚀刻与定时过蚀刻进行。在具体实施方式中，第一终点可在源极区1204暴露时检测，而第二终点可通过在阱区904内存在的硼检测。阱接触区，如阱接触区1324可通过掺杂接触开口，如接触开口1322的底部部分来形成。阱接触区1324可注入有与其所位于的阱区904相同传导类型的掺杂剂。阱接触区1324是重掺杂的以至于可随后形成欧姆接触。当阻抗层1304在适当位置时，可执行各向同性蚀刻以暴露源极区，如源极区1204的最上面表面，如关于图14描述变得更明显的。在过程中的这一点上，将形成功率晶体管，例如图13所示的功率晶体管。
图14包括基本完成的电子器件的图示，其包括传导插塞和端子。更具体地说，传导层沿工件的暴露表面形成且形成在接触开口，包括接触开口1322内。传导层可包括单一膜或多个膜。在实施方式中，传导层包括多个膜，如黏合膜、屏障膜和传导填充材料。在具体实施方式中，黏合膜可包括耐高温金属，如钛、钽或类似物；屏障膜可包括耐高温金属氮化物，如氮化钛、氮化钽或类似物，或耐高温金属半导体氮化物如TaSiN；而传导填充材料可包括钨。依据电性能、随后的热循环温度、其它标准或其任意组合选择膜的数量和这些膜的组成。耐高温金属和包含耐高温金属的化合物可经受住高温(如这类材料的熔点可至少在1400℃)。在阅读此说明书后，技术人员将能够决定传导层的组成以满足具体应用的需要或者期望。去除传导层的覆盖在绝缘层1302上的部分以形成传导插塞，如在接触开口1322内的传导插塞1422。
传导层可沉积成形成源极端子1424和漏极端子1426。传导层可每一个包括单一膜或多个分离的膜。示范性材料包括铝、钨、铜、金或类似材料。每个传导层可以或可以不被图案化以形成源极端子1424或漏极端子1426，如图14所示。在具体实施方式中，漏极端子1426可以是对包括下面掺杂区102的衬底的背面接触的一部分。在另一实施方式中，用于形成源极端子1424的传导层可形成图案，以便也形成将连接到栅极信号线1264的栅极端子(未示出)。在所示实施方式中，没有传导插塞延伸到垂直定向传导区，且尤其是传导结构402。
电子器件可包括大致等于如图14所示的功率晶体管的许多其它功率晶体管。功率晶体管并联连接以提供电子器件足够有效的沟道宽度，其可支持在电子器件的正常工作过程中使用的相对较高的电流。在具体实施方式中，电子器件可被设计成具有30V的最大源极-漏极电压差，和20V的最大源极-栅极电压差。在正常工作中，源极-漏极电压差不大于约20V，而源极-栅极电压差不大于约9V。传导电极1262可在工作过程中保持大致不变的电压，以降低源极-漏极的电容。在具体实施方式中，传导电极1262可以为大致0V，在该情况下，传导电极1262可作为接地平面。在另一实施方式中，传导电极1262可连接到源极端子1424。
电子器件可使用在功率晶体管的转换速度需要是相当高的应用中。例如，常规电子器件仅能够达到0.35MHz的转换速度。在此描述的实施方式可使用在类似电压和电流中，且达到至少约2MHz的转换速度，且在具体实施方式中，可达到至少10MHz、20MHz或可能更高的转换速度。非限制性应用可包括作为计算机内，如个人计算机内的电压调节器部分使用的电子器件。
可通过形成具有寄生特性的低电平电子器件来实现这些性能。当功率晶体管内的寄生电容保持相对较低时，穿过电子器件的电阻(RDSON)可保持到足够低的量。当功率晶体管具有20V的最大源极-栅极电压差值和30V的最大源极-漏极电压差值时，电子器件可具有不大于约30mΩ＊nC的优良指数，且在具体实施方式中，不大于20mΩ＊nC。优良指数是电阻(RDSON)乘以从基本完全闭合或电压断开状态到接通或电流导通状态(QTOTAL)转换器件所需的总栅极电荷的乘积。常规电子器件具有更高的优良指数值。例如，具有槽功率MOSFET的常规电子器件可具有大于70mΩ＊nC的优良指数，而与在美国专利No.7,397,084中描述的类似的另一常规器件可具有至少50mΩ＊nC的优良指数(两个优良指数都关于20V的最大源极-栅极电压差值和30V的最大源极-漏极电压差值)。
尽管意思是要限制本发明，但是部分改进的性能可涉及到使用表面掺杂区504(如水平定向掺杂区)和垂直定向传导区(具有或不具有侧壁掺杂区404的传导插塞402)。表面掺杂区504、垂直定向传导区和下面掺杂区102的组合形成具有相对较低的寄生特性的传导结构。图14包括示出流过电子器件的主载荷子(例如电子或空穴)，且更具体地说功率晶体管的箭头1442。来自源极端子1424的电子穿过传导插塞1422并进入源极区1204。当功率晶体管打开时，电子流过功率晶体管的沟道区(阱区904的在源极区1204和表面掺杂区504之间的部分)，并之后进入表面掺杂区504内。在表面掺杂区504内，电子更多地流入水平方向，与垂直方向相反，且因此，电子(和电流)主要地流入水平方向。电子从表面掺杂区504流入垂直定向传导区，且特别地传导结构402。在垂直定向传导区内，电子更多地流入垂直方向，与水平方向相反，且因此，电子(和电流)主要地流入垂直方向。
因为大部分电子(电流)自身不垂直地流过半导体层104的大致全部厚度，所以半导体层104的掺杂浓度可被降低而没有明显不利地影响RDSON。半导体层104的相对较低的浓度有助于降低寄生电容耦合。
如果需要或期望可以使用其它实施方式。在具体实施方式中，垂直定向传导区和栅极电极之间的电容耦合可被进一步减小。在图15中，工件1500的一部分被示出为具有如前所述的层102、104、106和108。在具体实施方式中，垫层106、停止层108或者两者都可以比图1的工件100内的相应的层厚。工件还包括如前所述的槽202和侧壁204。与工件100不一样，工件1500包括部分1502，在部分1502中，已经去除了垫层106的在停止层108下的部分以暴露半导体层104的主表面105的部分。图15所示的结构可通过对垫层106进行各向同性蚀刻(湿或干)来实现，其中，用于各向同性蚀刻的化学性质对在各向同性蚀刻时暴露的工件1500的其它材料是选择性的。在具体实施方式中，下面掺杂区102和半导体层104包括单晶半导体材料，垫层包括氧化物，而停止层108包括氮化物。使用HF解决方案蚀刻垫层106以产生所示的底切。
在图16，传导结构1602和掺杂区1604可按类似于传导结构402和侧壁掺杂区404的方式形成。用于传导结构402的材料可保形沉积，使得通过去除垫层106的部分形成的间隙被大致填满。在具体实施方式中，非晶硅或多晶硅层被保形沉积。与传导结构402不同，传导结构1602的升高部分1606在部分1502处覆盖在半导体层104的主表面105上。与侧壁掺杂区404不一样，掺杂区1604形成在部分1502内。传导结构1602的覆盖在主表面105上的升高部分1606的高度大致对应于层106和108的组合厚度。在另一实施方式中(未示出)，垫层106和停止层108可形成图案，使得两者都被去除。换句话说，停止层108的覆盖在部分1502上的部分也被去除了。在该具体的实施方式中，用于传导结构1602的材料的沉积不如用于图16所示的实施方式的沉积那样保形。
图17包括对与图12所示前述实施方式相似的处理中的位置进行额外处理之后的工件1500的图示。图17所示的特征和图12的相应的特征在下表列出。图17中的每种特征可具有任意材料、厚度，并且可使用如前面关于图12所示的其对应特征描述的任何方法形成。例如，栅极电介质层1702可包括任意材料、厚度，并且使用如前面关于栅极电介质层902描述的任何方法形成。
表
  图17   图12
  栅极电介质层1702   栅极电介质层902
  水平定向掺杂区1704   表面掺杂区504
  阱区1714   阱区904
  沟道区1722   沟道区1222
  源极区1724   源极区1204
  图17   图12
  绝缘层1732   绝缘层602
  绝缘层1736   绝缘层606
  绝缘层1752   绝缘层622
  传导电极1762   传导电极1262
  栅极信号线1764   栅极信号线1264
  栅极电极1786   栅极电极1106
  传导填充材料1796   传导填充材料1206
图17中某些特征的形状不同于图12中对应的特征，这是因为传导结构1602与传导结构402的不同形状的缘故。因此，水平定向掺杂区1704不延伸到槽，且绝缘层1732、1736、1752、传导电极1762和栅极信号线1764改变传导结构1602之上的区和靠近栅极电极1786的另一区之间的高度。与图12所示实施方式中栅极电极1106和传导结构402之间的电容耦合相比，高度改变可降低栅极电极1786和传导结构1602之间的电容耦合。而且，升高部分1606使传导结构1602的垂直部分(主部分)能够更远离阱区1714放置，而没有显著增加RDSON。该更大的间隔对增加器件的击穿电压具有有利的影响。在具体实施方式中，传导结构1602的升高部分1606的最上面表面比栅极电极1786的最下面表面(例如，栅极电极1786的侧壁隔离物结构的底部)位于更高的高度。
在另一实施方式中，可使用补偿区，以帮助降低RDSON。在如图18所示的实施方式中，可使用与表面掺杂区504毗邻的补偿区1804。在正常工作状态期间，表面掺杂区504可同时被传导电极1262自上消耗和被补偿区1804自下消耗。这可允许表面掺杂区504中的峰值掺杂剂浓度增加，且导致同样的击穿电压(BVDSS)等级的较低RDSON。
补偿区1804具有与表面掺杂区504和下面掺杂区102相反的传导类型。在具体实施方式中，补偿区1804的掺杂剂浓度不大于约2×1017原子/cm3，或在另一实施方式中，掺杂剂浓度不大于约5×1016原子/cm3。补偿区1804的深度(从半导体层104的主表面105测量，如图1所示)大于表面掺杂区504的深度，且在另一实施方式中，半导体层104的不是不同掺杂区(如表面掺杂区504、阱区904、侧壁掺杂区404等等)的一部分的部分可以是补偿区。在具体实施方式中，补偿区1804的深度在阱区904的深度的约0.5微米内。补偿区1804可通过在外延沉积的基本所有或后来部分期间掺杂半导体层104形成。在另一实施方式中，补偿区1804可使用比在形成表面掺杂区504中使用的注入相对更高能量的注入形成。在阅读此说明书后，本领域普通技术人员将能够根据补偿区1804所需要的或期望的深度和浓度值选择注入的能量或多种能量(如果使用不止一次的注入来形成补偿区1804)。
在又一实施方式中(未示出)，绝缘层602可以是阶梯形。更具体地说，与在传导结构402上方的位置相比，绝缘层在更靠近栅极电极1106的位置可更薄。当VD增加时，绝缘层602的阶梯形可能是更有用的。绝缘层602的相对较薄的部分允许栅极电极1106更少地电容耦合到漏极，且绝缘层602相对较厚的部分降低传导结构402和传导电极1262之间的电介质击穿的可能性。
如图示和在此描述的晶体管可以是NMOS晶体管，其中源极区1204、表面掺杂区504、侧壁掺杂区404和下面掺杂区102都是n-型掺杂的，而沟道区1222是p-型掺杂的。在该具体实施方式中，载流子是电子，而电流在与电子相反的方向流动。在另一实施方式中，晶体管可以通过反向先前描述的区的传导类型而成为PMOS晶体管。在该具体实施方式中，载流子是空穴，而电流在与空穴相同的方向上流动。
许多不同的方面和实施方式都是可能的。这些方面和实施方式中的一些将在下面描述。阅读此说明书以后，技术人员将理解，这些方面和实施方式仅是示例性的且不限制本发明的范围。
在第一方面，形成电子器件的方法可包括提供包括衬底的工件，包括下面掺杂区和覆盖在下面掺杂区上的半导体层，其中半导体层具有与下面掺杂区间隔开的主表面。此方法还可包括形成从主表面延伸到下面掺杂区的垂直定向传导区和形成邻近主表面的水平定向掺杂区。在电子器件的制成形式中，与垂直定向传导区相比，水平定向掺杂区可进一步在横向方向朝已经形成或将形成源极区的区延伸。此方法可进一步包括在传导结构上沉积第一传导层且此第一传导层与传导结构电绝缘，并且蚀刻第一传导层以形成传导电极，其中在电子器件的制成形式中，传导电极设置成当电子器件在正常工作状态下时基本恒压。此方法可又进一步包括在半导体层的主表面上沉积第二传导层，其中在沉积第一传导层之后进行形成沉积第二传导层，并且蚀刻第二传导层以形成栅极电极。电子器件可包括晶体管，晶体管包括下面掺杂区、垂直定向传导区、水平定向掺杂区和栅极电极。
在第一方面的实施方式中，提供工件包括从衬底外延生长半导体层。在具体实施方式中，下面掺杂区和半导体层具有相同的传导类型。在另一具体实施方式中，下面掺杂区具有第一传导类型，而半导体层具有与第一传导类型相反的第二传导类型。
在第一方面的另一实施方式中，形成垂直定向传导区包括使半导体层形成图案以界定从主表面朝下面掺杂区延伸的槽，并且沉积基本填满槽的传导层。在具体实施方式中，传导层包括掺杂硅或耐高温金属。在另一具体的实施方式中，此方法进一步包括掺杂半导体层的紧邻槽放置的一部分。在进一步的具体实施方式中，此方法进一步包括去除传导层的放置在槽外面的一部分，使得覆盖在半导体层的主表面上的基本所有传导层被去除。在又一具体实施方式中，此方法进一步包括形成界定开口的图案化的绝缘层，其中使半导体层形成图案在形成图案化的绝缘层之后进行，槽位于开口之下，且从顶视图看，图案化的绝缘层的开口宽度比槽的宽度宽。此方法进一步包括去除传导层的一部分，直到暴露图案化的绝缘层的最上面表面。
在第一方面的又一实施方式中，此方法进一步包括形成邻近主表面的阱区并形成邻近主表面并与水平定向掺杂区间隔开的源极区。在形成源极区和阱区之后，阱区的位于源极区和水平定向掺杂区之间的一部分包括晶体管的沟道区，且栅极电极覆盖在沟道区之上。在具体实施方式中，此方法进一步包括掺杂半导体层的一部分以形成补偿区，其中在电子器件的制成形式中，补偿区位于阱区和垂直定向传导结构之间并位于水平定向掺杂区和下面掺杂区之间。
在第一方面的又一实施方式中，形成栅极电极包括在主表面上形成第一层，使第一层形成图案，在使第一层形成图案之后在半导体层的主表面和第一层上形成栅极电极材料，并且对栅极电极材料进行各向异性蚀刻以形成侧壁隔离物形式的栅极电极。在具体实施方式中，形成第一层包括在主表面上沉积第一绝缘层，在第一绝缘层上沉积传导电极层，在传导电极层上沉积第二绝缘层，以及在第二绝缘层上沉积栅极信号层，且使第一层形成图案包括使第一绝缘层、传导电极层、第二绝缘层和栅极信号层形成图案。在更具体的实施方式中，此方法进一步包括在使第一绝缘层、传导电极层、第二绝缘层和栅极信号层形成图案之后在栅极信号层上沉积第三绝缘层，对第三绝缘层进行各向异性蚀刻以在形成栅极电极层之前形成绝缘侧壁隔离物，形成栅极电介质层，形成栅极电极之后对绝缘侧壁隔离物截头，并形成在栅极电极和栅极信号层之间的间隙中的传导填充材料。在形成传导填充材料之后，栅极电极电连接到栅极信号层，且传导电极层与栅极电极、传导材料和栅极信号层电绝缘。
在第一方面的又一具体实施方式中，此方法进一步包括形成覆盖在主表面上并与水平定向掺杂区和垂直定向传导区电绝缘的传导电极，其中传导电极设置成当电子器件在正常工作状态时基本恒压。此方法还包括形成覆盖在主表面上并与传导电极电绝缘的栅极信号线，其中栅极信号线电连接到栅极电极，且传导电极位于栅极信号线和垂直定向传导区之间。在又一具体实施方式中，此方法进一步包括对半导体层的一部分进行蚀刻以界定延伸通过源极区并终止在阱区内的开口，以及形成与开口对齐的阱主体接触区。
在第二方面，形成包括晶体管的电子器件的方法可包括提供包括衬底的工件，包括下面掺杂区和覆盖在下面掺杂区上的半导体层，其中半导体层具有与下面掺杂区间隔开的主表面。此方法还可包括对半导体层的第一部分进行蚀刻以界定从主表面朝下面掺杂区延伸的槽，沉积基本填满槽的传导层，并去除传导层的位于槽外面的一部分以形成传导结构。此方法还可包括形成邻近主表面的阱区，以及掺杂半导体层的邻近半导体层的主表面和槽的表面掺杂部分，其中在掺杂之后，表面掺杂部分具有与阱区相反的传导类型。此方法还可包括形成覆盖在主表面上并与传导结构电绝缘的传导电极，其中传导电极设置成当电子器件在正常工作状态下时基本恒压。此方法可又进一步包括形成覆盖在主表面上并与传导电极电绝缘的栅极信号线。在电子器件的制成形式中，在晶体管内，栅极信号线可覆盖在传导电极上，且传导电极可覆盖在传导结构上。此方法可进一步包括在阱区上形成栅极电介质层，并在栅极电介质层和阱区的一部分上形成栅极电极，其中在电子器件的制成形式中，栅极信号线电连接到栅极电极。此方法可又进一步包括形成邻近主表面并与半导体层的表面部分间隔开的源极区，对半导体层的第二部分进行蚀刻以界定延伸通过源极区并终止在阱区内的开口，形成与开口对齐的阱主体接触区，以及形成接触源极区和阱接触区的互连件。
在第二方面的实施方式中，形成栅极电极在沉积形成栅极信号线的传导层之后进行。在另一实施方式中，此方法进一步包括掺杂半导体层的第二部分以形成补偿区，其中在电子器件的制成形式中，补偿区位于阱区和槽之间并位于表面掺杂区和下面掺杂区之间。
注意到，上面的概述或实施例中描述的所有活动并不都是必需的，具体活动的一部分可以不是必需的，并且，除了描述的那些活动之外，可以施行一个或多个另外的活动。更进一步，列出的活动的顺序并不一定是它们被施行的顺序。
此处为了清楚而描述在不同实施方式中的某些特征还可以按组合形式提供在单个实施方式中。相反，为了简洁而描述在单个实施方式中的不同的特征还可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。
上面已经就具体的实施方式描述了益处、其他优势和问题的解决方案。然而，益处、优势、问题的解决方案以及可能造成任何益处、优势或解决方案出现或变得更明确的任何特征并不应被解释为任一个权利要求或所有权利的关键的、需要的或必须的特征。
此处描述的实施方式的说明和阐释是期望提供对不同实施方式的结构的一般理解。此说明和阐释并不期望作为使用了此处描述的结构或方法的装置和系统的所有元件和特征的穷尽性和全面的描述。不同的实施方式还可以按组合形式提供在单个实施方式中，而相反，为了简洁而描述在单个实施方式中的不同的特征也可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。只有在阅读了此说明书后，许多其他实施方式对技术人员才是明显的。其他实施方式可以被使用或从公开内容中得到，使得可以做出结构替换、逻辑替换或其他变化而并不背离本公开内容的范围。因此，此公开内容被认为是示例性的，而不是限制性的。

Claims (10)

1.一种形成电子器件的方法，其包括：
提供包括衬底的工件，包括下面掺杂区和覆盖在所述下面掺杂区上的半导体层，其中，所述半导体层具有与所述下面掺杂区间隔开的主表面；
形成垂直定向传导区，所述垂直定向传导区从所述主表面延伸到所述下面掺杂区；以及
形成邻近所述主表面的水平定向掺杂区，其中，在电子器件的制成形式中，与所述垂直定向传导区相比，所述水平定向掺杂区进一步在横向方向朝已经形成或将形成源极区的区延伸；
在传导结构上沉积第一传导层，且所述第一传导层与所述传导结构电绝缘；
蚀刻所述第一传导层以形成传导电极，其中，在电子器件的制成形式中，所述传导电极设置成当电子器件在正常工作状态下时基本恒压；
在所述半导体层的所述主表面上沉积第二传导层，其中，形成沉积第二传导层的所述步骤在沉积第一传导层的所述步骤之后进行；以及
蚀刻所述第二传导层以形成栅极电极，
其中，电子器件包括晶体管，所述晶体管包括所述下面掺杂区、所述垂直定向传导区、所述水平定向掺杂区和所述栅极电极。
2.如权利要求1所述的方法，其中，形成垂直定向传导区的所述步骤包括：
使所述半导体层形成图案，以界定从所述主表面朝所述下面掺杂区延伸的槽；以及
沉积基本填满所述槽的传导层。
3.如权利要求2所述的方法，其进一步包括：掺杂所述半导体层的紧邻所述槽放置的一部分。
4.如权利要求2所述的方法，其进一步包括：去除所述传导层的放置在所述槽外面的一部分，使得覆盖在所述半导体层的所述主表面上的基本所有传导层被去除。
5.如权利要求2所述的方法，其进一步包括：
形成图案化的绝缘层，该图案化的绝缘层界定开口，其中：
使所述半导体层形成图案的所述步骤在形成图案化的绝缘层的所述步骤之后进行；
所述槽位于所述开口之下；并且
从顶视图看，所述图案化的绝缘层的所述开口的宽度比所述槽的宽度宽；
去除所述传导层的一部分，直到暴露所述图案化的绝缘层的最上面表面。
6.如权利要求1所述的方法，其进一步包括：
形成邻近所述主表面的阱区；以及
形成邻近所述主表面并与所述水平定向掺杂区间隔开的源极区，其中，在形成所述源极区和所述阱区之后，所述阱区的位于所述源极区和所述水平定向掺杂区之间的一部分包括晶体管的沟道区，且所述栅极电极覆盖在所述沟道区之上。
7.如权利要求6所述的方法，其进一步包括：掺杂所述半导体层的一部分以形成补偿区，其中，在电子器件的制成形式中，所述补偿区位于所述阱区和垂直定向传导结构之间，并位于所述水平定向掺杂区和所述下面掺杂区之间。
8.如权利要求1所述的方法，其中，形成栅极电极的所述步骤包括：
在所述主表面上形成第一层，包括：
在所述主表面上沉积第一绝缘层；
在所述第一绝缘层上沉积传导电极层；
在所述传导电极层上沉积第二绝缘层；以及
在所述第二绝缘层上沉积栅极信号层；
使所述第一层形成图案，包括使所述第一绝缘层、所述传导电极层、所述第二绝缘层和所述栅极信号层形成图案；
在使所述第一层形成图案之后，在所述半导体层的所述主表面和所述第一层上形成栅极电极材料；以及
对所述栅极电极材料进行各向异性蚀刻，以形成侧壁隔离物形式的所述栅极电极。
9.如权利要求1所述的方法，其进一步包括：
对所述半导体层的一部分进行蚀刻，以界定延伸通过所述源极区并终止在所述阱区内的开口；以及
形成与所述开口对齐的阱主体接触区。
10.一种形成包括晶体管的电子器件的方法，其中所述方法包括：
提供包括衬底的工件，包括下面掺杂区和覆盖在所述下面掺杂区上的半导体层，其中，所述半导体层具有与所述下面掺杂区间隔开的主表面；
对所述半导体层的第一部分进行蚀刻，以界定从所述主表面朝所述下面掺杂区延伸的槽；
沉积基本填满所述槽的传导层；
去除所述传导层的位于所述槽外面的一部分，以形成传导结构；
形成邻近所述主表面的阱区；
掺杂所述半导体层的邻近所述半导体层的所述主表面和所述槽的表面掺杂部分，其中，在掺杂之后，所述表面掺杂部分具有与所述阱区相反的传导类型；
形成覆盖在所述主表面上并与所述传导结构电绝缘的传导电极，其中，所述传导电极设置成当所述电子器件在正常工作状态下时基本恒压；
形成覆盖在所述主表面上并与所述传导电极电绝缘的栅极信号线，其中，在电子器件的制成形式中，在由所述晶体管占据的区域内，所述栅极信号线覆盖在所述传导电极上，且所述传导电极覆盖在所述传导结构上；
在所述阱区上形成栅极电介质层；
在所述栅极电介质层和所述阱区的一部分上形成栅极电极，其中，在电子器件的制成形式中，所述栅极信号线电连接到所述栅极电极；
形成邻近所述主表面并与所述半导体层的表面部分间隔开的源极区；
对所述半导体层的第二部分进行蚀刻，以界定延伸通过所述源极区并终止在所述阱区内的开口；
形成与所述开口对齐的阱主体接触区；以及
形成接触所述源极区和所述阱接触区的互连件。
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