CN101720507A - 含有碳或氮掺杂的二极管的非易失性存储器件及其制造和操作方法 - Google Patents

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Abstract

一种非易失性存储器件，其包括至少一个非易失性存储单元，所述非易失性存储单元包括掺杂有碳或氮至少一种的硅、锗或硅锗二极管(2)，其中掺杂的浓度大于不可避免的杂质级浓度。碳和/或氮例如被引入到p-i-n二极管(4，6，8)的本征区(6)中。

Description

含有碳或氮掺杂的二极管的非易失性存储器件及其制造和操作方法
相关专利申请的交叉引用
本申请要求均于2007年6月25日提交的序列号为11/819,041和11/819,042的美国申请的优先权，二者通过引用整体并入本文。
背景技术
本发明涉及一种非易失性存储器阵列和一种制造该非易失性存储器阵列的方法。
非易失性存储器阵列在即便停止对该器件的供电时仍旧保持其数据。在一次性可编程阵列中，每个存储单元形成于初始未编程状态，并且可以转换为编程状态。这种变化是永久性的，并且这种单元是不可擦除的。在其他类型的存储器中，存储单元是可擦除的，并且可重写很多次。
单元也可以在每个单元可以实现的各种数据状态之间变化。数据状态可以通过改变单元的某一可检测特性进行存储，诸如在给定的施加电压下或者单元内晶体管的阈值电压下流过单元的电流。一种数据状态是该单元的一个不同数值，如数据′0′或数据′1′。
实现可擦除或多状态单元的一些解决方案是复杂的。浮栅和SONOS存储单元例如通过存储电荷来工作，其中不存在存储电荷、存在存储电荷或者存储电荷量改变晶体管阈值电压。这些存储单元是三端器件，要以实现现代集成电路中的竞争力所要求的很小的尺寸制造和运行是相对困难的。
其他存储单元通过改变类似硫族化合物的外来材料的电阻率来工作。硫族化合物难以操作并且会在大多数半导体生产设备中呈现挑战性。
发明内容
本发明的一个实施例提供一种包括至少一个非易失性存储单元的非易失性存储器件，所述非易失性存储单元包括掺杂有碳或氮至少一种的硅、锗或硅锗二极管，其中掺杂的浓度大于不可避免的杂质级(impurity level)浓度。
本发明的另一个实施例提供包括至少一个非易失性存储单元以及与至少一个非易失性存储单元电接触的第一电极和第二电极的非易失性存储器件，所述非易失性存储单元包括硅、锗或硅锗p-i-n二极管，其中至少本征区掺杂有氮或碳的至少一种，掺杂的浓度至少为1×1017cm3。
文中描述的本发明每个方面和每个实施例均可单独使用或者与其他方面和实施例结合使用。将参照附图描述优选的方面和实施例。
附图说明
图1是图示说明需要在存储器阵列的存储单元之间电隔离的电路图。
图2是根据本发明的优选实施例形成的多状态或可重写存储单元的透视图。
图3是包括多个图2中的存储单元的存储器级的局部透视图。
图4是显示本发明的存储单元的读取电流随着二极管两端的反向偏置电压的增加而变化的图形。
图5a是显示存储单元从V状态变换到P状态、从P状态变换到R状态以及从R状态变换到S状态的概率曲线图。
图5b是在图5a所图示的各种二极管状态下流过二极管的电流与施加的电压之间的关系图。
图6是显示存储单元从V状态变换到P状态、从P状态变换到S状态以及从S状态变换到R状态的概率曲线图。
图7是显示存储单元从V状态变换到R状态、从R状态变换到S状态以及从S状态变换到P状态的概率曲线图。
图8是本发明的实施例中可能使用的垂直定向的p-i-n二极管的透视图。
图9是显示存储单元从V状态变换到P状态、从P状态变换到M状态的概率曲线图。
图10是根据本发明的一个优选实施例形成的多状态或可重写存储单元的透视图。
图11是显示存储单元从V状态变换到P状态、从P状态变换到R状态以及从R状态变换到S状态，之后在S状态和R状态之间重复的概率曲线图。
图12是显示将S单元正向偏置的偏置方案的电路图。
图13是显示将S单元反向偏置的偏置方案的电路图。
图14图示说明反复的读取-校验-写入循环以使单元数据变为状态。
图15a-15c是图示说明根据本发明的一个实施例形成存储器级的形成过程中的各阶段的横截面图。
图16是图示说明可在本发明的可替代实施例中使用的二极管和电阻开关元件的横截面图。
图17a-17c图示说明根据一对比示例和根据本发明的各示例的各器件的反向电流的概率曲线图。
具体实施方式
众所周知施加电脉冲可以修整由掺杂多晶硅或多晶硅形成的电阻器的电阻，在稳定的电阻状态之间调整该电阻。这种可修整的电阻器已经在集成电路中用作多种元件。
然而，将可修整的多晶硅电阻器用于在非易失性存储单元中存储数据状态并非是常规的。制造多晶硅电阻器的存储器阵列呈现出各种困难。如果电阻器在大交叉点阵列中用作存储单元，则在向选择的单元施加电压时，整个阵列中半选定的(half-selected)和未选定的单元发生不期望的渗漏(leakage)。例如，参看图1，假设在位线B和字线A之间施加电压以设置、重设或感测选择的单元S。电流预期地流过选择的单元S。然而，一些渗漏电流可能在交叉的(alternate)路径上流过，例如在位线B和字线A之间流过未选择的单元U1、U2和U3。可能存在很多这种交叉的路径。
可通过将每个存储单元形成为包括二极管在内的两端器件来大幅减少渗漏电流。二极管具有非线性I-V特性，允许很小的电流在导通电压以下流过，允许明显较高的电流在导通电压以上流过。总体上，二极管也用作使电流更容易地在一个方向而非另一个方向上流过的单向阀。因此，只要选择了确保只有选定的单元在导通电压以上承受正向电流的偏置方案，则沿着非预期路径(如图1的U1-U2-U3潜行(sneak)路径)的渗漏电流可以大大减少。
Herner等人于2004年9月29日提交的名称为“NonvolatileMemory Cell Without a Dielectric Antifuse Having High-andLow-Impedance States”的美国专利申请10/955,549描述了一种单片三维存储器阵列，其中存储单元的数据状态以半导体结二极管的多晶半导体材料的电阻率状态存储，该专利申请通过引用并入本文。这种存储单元是具有两种数据状态的一次性可编程单元。二极管在高电阻状态下形成；施加编程电压将二极管永久变换为低电阻率状态。
在本发明的实施例中，通过施加适当的电脉冲，由掺杂的半导体材料形成的存储器元件，例如专利申请10/955,549中的半导体二极管，可实现三、四或更多稳定的电阻率状态。在本发明的其它实施例中，半导体材料可以从最初的高电阻率状态变换为低电阻率状态；之后，施加适当电脉冲，可回到高电阻率状态。这些实施例可以单独使用或者结合使用来形成具有两种或更多种数据状态并且是一次性可编程或可重写的存储单元。
应当注意到，在存储单元中的导体之间包括二极管允许其在高密度交叉点存储器阵列中形成。在本发明的优选实施例中，多晶、无定形或微晶半导体存储元件可以形成为与一个二极管串联，或更优选地形成为二极管本身。
在讨论中，从高电阻率状态到低电阻率状态的转换将称为设定转换，受设定电流、设定电压或设定脉冲的影响；而从低电阻率状态到高电阻率状态的反向转换将被称为复位转换，受复位电流、复位电压或复位脉冲的影响。
但是，在复位操作过程中，二极管的反向渗漏无可挽回地增加，如图5b所示以及下面的详细讨论。较高的反向渗漏是二极管的永久特征，并且复位操作可以说成“损害”二极管。这种损害是不期望的，因为它增加了要”读取”大的垂直二极管单元阵列所需的电流，并且可以减少并行编程的单元的数量，减少了进入存储器芯片的“带宽”。
本发明的发明人发现在制造过程中使用碳或氮中的至少一种(或两者)掺杂组IV半导体二极管，如硅，锗或硅锗二极管，由于复位操作而造成的反向或渗漏电流的增加会减少多达3/4，但不会在单元的任何参数中观察到退化。该二极管反向或漏电流确定读操作和程序操作中消耗的功率，并且漏电流的减少可在读取操作和程序操作过程中降低功率，增加带宽和/或改善单元的温度特性。在本发明的一个方面，二极管在5.5V、在高电阻率、复位状态下的漏电流低于4×10-10A。
因此，制造的二极管掺杂碳或氮至少一种，掺杂的浓度大于硅、锗或硅锗二极管材料中通常发现的碳或氮的不可避免的杂质级浓度。在本发明的一个方面，二极管掺杂碳、氮或碳与氮的结合掺杂浓度为至少1×1017cm-3，如1×1017cm-3至1×1021cm-3，包括1×1018cm-3至1×1020cm-3，例如1×1019cm-3。碳和/或氮掺杂剂可以在二极管层沉积过程中通过任意适当的方法合并到二极管中，如离子注入、离子掺杂、气相扩散或原位(in-situ)掺杂。
二极管优选为多晶半导体二极管，如多晶硅二极管。但是，单结晶或无定形半导体二极管也可使用。在一些一次性可编程实施例中，多晶半导体二极管与介电断裂反熔丝(rupture antifuse)配对，但是在其他实施例中，可以省略反熔丝。在使用中，二极管通过响应施加的偏置从一种电阻率状态变换到不同的电阻率状态用作非易失性存储单元的读/写元件。
图2图示了根据本发明的优选实施例形成的存储单元。底部导体12由导电材料形成，例如钨，并在第一方向延伸。阻片(barrier)和粘附层可包含在导体12中。多晶半导体二极管2具有底部重掺杂n型区域4；不打算掺杂的本征区6；和顶部重掺杂区8，但是该二极管的方向可以反向。这种二极管，无论其方向如何，将称为p-i-n二极管。优选地但并非必须，碳或氮并入本征区6，以便在p-i-n二极管2中，至少二极管的本征区6和可选的p+和n+区4、8掺杂碳或氮至少一种。介电断裂反熔丝14包括在一些实施例中。顶部导体16可以与底部导体12同样的方式形成以及以相同的材料形成，顶部导体16在不同于第一方向的第二方向延伸。多晶半导体二极管2垂直置于底部导体12和顶部导体16之间。多晶半导体二极管2在高电阻率状态中形成。该存储单元可形成于合适的衬底之上，例如在单晶硅片之上。图3显示了在交叉点阵列中形成的这种器件存储器级的一部分，其中二极管2置于底部导体12和顶部导体16之间(此视图中省略了反熔丝14)。多个存储器级可以在衬底上方堆叠，以形成高密度单片三维存储器阵列。
在讨论中，将不打算掺杂的半导体材料区描述为本征区。然而，本领域技术人员将理解本征区事实上可以包括低浓度的p型或n型掺杂剂。掺杂可以从相邻区扩散到本征区，或者可能在沉积过程中由于来自较早沉积的污染存在于沉积室中。应当进一步理解，沉积的本征半导体材料(如硅)可包括导致其行为好像略有N掺杂情况的缺陷。使用术语“本征”来描述硅、锗、硅锗合金或其他半导体材料并不意味着该区域不包含任何掺杂剂，也不意味着这样的区是完全电中性的。
掺杂的多晶或微晶掺杂半导体材料例如硅的电阻率可以在稳定状态之间通过施加适当的电脉冲得以改变。据发现，在优选的实施例中，设定转换使用正向偏置的二极管来执行是有利的，而复位转换是最易于实现的，并且使用反向偏置的二极管控制。然而，在一些情况下，设定转换可以使用反向偏置的二极管实现，而复位转换使用正向偏置的二极管实现。
半导体开关行为是复杂的。对于二极管来说，设定和复位转换都使用正向偏置的二极管实现。通常，使用正向偏置的二极管施加的足以将构成二极管的多晶半导体材料从给定的电阻率状态变换到高电阻率状态的复位脉冲的振幅将低于对应的设定脉冲(其将相同的多晶硅半导体材料从相同的电阻率状态变换到低电阻率状态)，并且其脉冲宽度将比对应的设定脉冲宽。
在反向偏置下的变换显示出不同的行为。假设类似图2所示的多晶硅p-i-n二极管在反向偏置下承受相对大的变换脉冲。在施加变换脉冲后，施加较小的读取脉冲，例如2v，并且测量在该读取电压下流过二极管的电流，该电流称为读取电流。随着反向偏置下的变换脉冲的电压在接下来的脉冲中增加，接下来的两伏特电压下的读取电流变化如图4所示。可以看到，最初随着变换脉冲的反向电压和电流的增加，读取电流在每个变换脉冲之后施加读取电压时增加；即半导体材料(在此情形下，为硅)处在朝向低电阻率的设定方向。一旦变换脉冲达到特定反向偏置电压，图4中的点K，此示例中约为-14.6伏，当实现复位并且硅的电阻率增加时读取电流突然开始下降。当开始施加反向偏置变换脉冲时，设定走势反向以及二极管的硅开始复位时的开关电压根据例如构成二极管的硅的电阻率状态而变化。之后，可以看到，通过选择适当的电压，可以使用反向偏置的二极管实现构成二极管的半导体材料的设定或复位。
本发明各实施例的存储单元的不同数据状态对应于构成二极管的多晶或微晶半导体材料的电阻率状态，这通过检测施加读取电压时流过存储单元(顶部导体16和底部导体12之间)的电流进行区分。优选地，在任何一个不同数据状态和任何不同数据状态之间流过的电流至少相差2个因数(factor)以易于检测到两种状态之间的差别。
存储单元可用作一次性可编程单元或可重写存储单元，并且可具有两个、三个、四个或更多不同的数据状态。该单元可以以任何顺序以及在正向或反向偏置下从其数据状态的任意一种数据状态转换到其数据状态的任意其它数据状态。
提供了优选实施例的几个示例。然而，应当理解，这些示例并非为了限制。对于本领域技术人员来说，编程包括二极管和多晶或微晶半导体材料的两端器件的其它方法属于本发明的范围是显而易见的。
一次性可编程多层单元
在本发明的优选实施例中，由多晶半导体材料和介电断裂反熔丝形成的二极管串行排列置于顶部和底部导体之间。在具有三种或四种不同数据状态的优选实施例中，两端器件用作一次性可编程多层单元。
优选存储单元如图2所示。二极管2优选由多晶或微晶半导体材料例如硅、锗、硅和/或锗的合金形成，二极管2最优选为多晶硅。在此示例中，底部重掺杂区4是n型而顶部重掺杂区8是p型，但二极管的极性可以反向。存储单元包括顶部导体的一部分、底部导体的一部分和置于上述导体之间的二极管。
形成时，二极管2的多晶硅处于高电阻状态，而介电断裂反熔丝14完整的。图5a是显示各种状态下存储单元的电流的概率曲线图。应当注意图5a、6、7、9和11显示的概率曲线图图示说明使用包含掺杂有碳或氮的二极管的单元进行的各种编程方法的示例性实施例。针对包含掺杂有碳或氮的二极管的单元的各种编程方法类似于那些方法。参看图5a，当在顶部导体16和底部导体12之间施加读取电压例如2v(使用正向偏置的二极管2)时，在顶部导体16和底部导体12之间流过的读取电流(Iread)优选在纳安范围内，例如小于约5纳安。图5a中图形上的区域V对应存储单元的第一数据状态。对于阵列中的一些存储单元，该单元将不会经受设定或复位脉冲，并且这种状态将作为存储单元的数据状态而被读取。该第一数据状态将被称为V状态。
在顶部导体16和底部导体12之间施加第一电脉冲，优选使用正向偏置的二极管2。该脉冲例如在约8伏和约12伏之间，例如约10伏。电流例如在约80与约200微安之间。脉冲宽度优选在约100与500毫微秒之间。第一电脉冲使介电断裂反熔丝14断裂，并将二极管2的半导体材料从第一电阻率状态变换为第二电阻率状态，第二状态的电阻率低于第一状态的电阻率。该第二数据状态将称为P状态，并且图5a中将这一变换标记为”V→P”。在读取电压为2伏时顶部导体16和底部导体12之间流过的电流约为10微安或更多。形成二极管2的半导体材料的电阻率减少到约1/1000至约1/2000。在其它实施例中，电阻率的变化比较小，但是在任一数据状态和任一其它数据状态之间的电阻率变化将至少为2倍，优选至少为3倍或5倍，并且更为通常地为100倍或更多倍。阵列中的一些存储单元将在该数据状态下读取，并且不会经受额外的设定或复位脉冲。该第二数据状态将称为P状态。
例如，2V时的读取电流会在编程脉冲后从未编程状态下1×10-8A增长到至少1×10-5A。该表示出了增长编程电压导致较高的读取电流。该表的最后一栏显示了读取电流的标准差。
Figure G2008800214041D00091
应当注意，显示在上表中的读取电流是针对图2所示的具有互连和氧化硅反熔丝的单元。如果将互连排除在外，则读取电流甚至更高。例如，对于8.4V的编程电压，没有互连的单元的读取电流在读取电压至少为+1.5V，例如1.5到2V时至少为3.5×10-5A。可以预计，编程电压的进一步增长将提供进一步增长的读取电流。例如，编程电压从8.4V增长到10V预计将产生读取电流约70％的增长，从而没有互连的单元的读取电流在2V的读取电压下约为6×10-5A。如上所述，可向二极管施加多个编程脉冲，如2至10个脉冲，例如3-5个脉冲。
在顶部导体16和底部导体12之间施加第二电脉冲，优选使用反向偏置的二极管2。该脉冲例如在约-8v和约-14v之间，优选约在约-10v与约-12v之间，优选为约-11v。电流在例如约80到约200微安之间。脉冲宽度为例如约100纳秒到约10微秒之间；优选在约100纳秒到约1微秒之间，最优选在约200至800纳秒之间。该第二电脉冲将二极管2的半导体材料从第二电阻率状态变换到第三电阻率状态，第三电阻率状态的电阻率高于第二电阻率状态的电阻率。2v读取电压下于顶部导体16和底部导体12之间流动的电流在约10至约500纳安之间，优选在约100至500纳安之间。该阵列中的一些存储单元将在此数据状态下被读取，而不会经受额外设定或复位脉冲。该第三数据状态将称为R状态，图5a中将该变换标记为”P→R”。
图5b是在图5a所示的各种二极管状态下读取电流与读取电压的关系曲线图。二极管最初在低读取电流状态V下开始(优选为“未编程”或“未用”状态)。二极管在高的正向偏置脉冲的作用下进入编程状态P，优选在出售产品之前制造二极管的工厂，其中功率并非考虑的因素。一旦产品出售，二极管随后在反向偏置编程脉冲的作用下进入复位状态。编程的读取电流和复位状态P与R之间的读取电流之间的差别构成了存储单元的”窗口”，如图5b所示。大的编程电压和/或多种编程脉冲允许该窗口尽可能大以利于制造的鲁棒性。
为了实现第四种数据状态，优选使用正向偏置二极管2在顶部导体16和底部导体12之间施加第三电脉冲。该脉冲例如在约8v到约12v之间，例如约10v，电流在约5到约20微安之间。该第三电脉冲将二极管2的半导体材料从第三电阻率状态变换到第四电阻率状态，第四电阻率状态的电阻率低于第三电阻率状态的电阻率，并且优选地高于第二电阻率状态的电阻率。读取电压为2v时在顶部导体16和底部导体12之间流动的电流在约1.5到约4.5微安之间。该阵列中的一些存储单元将在该数据状态下被读取，这将称为设定状态S，并且图5a将这种变换标记为”R→S”。
在读取电压(例如2v)下任何两种相邻数据状态之间的电流优选相差2倍。例如，数据状态R下任意单元的读取电流优选为数据状态V下任意单元的读取电流的至少2倍，数据状态S下任意单元的读取电流优选为数据状态R下任意单元的读取电流的至少2倍，而数据状态P下任意单元的读取电流优选为数据状态S下任意单元的读取电流的至少2倍。例如，数据状态R下的读取电流可以是数据状态V下的读取电流的两倍，数据状态S下的读取电流可以是数据状态R下的读取电流的两倍，数据状态P下的读取电流可以是数据状态S下的读取电流的两倍。如果该范围限定得更小，则差别可能大得多；例如，如果最高电流V状态单元的读取电流为5纳安，而最低电流R状态单元的读取电流为100纳安，则电流间至少相差20倍。通过选择其他限制，可以确保相邻存储器状态之间的读取电流至少相差3倍。
如后面的描述，可以应用反复的读取-校验-写入过程以确保在设定或复位脉冲之后存储单元处于限定的数据状态之一而不是这些状态之间。
目前为止，已经讨论了一种数据状态下的最高电流与下一个最高的相邻数据状态下的最低电流之间的差。在相邻数据状态中的大多数单元中的读取电流差将仍旧是较大的；例如，在V状态中的存储单元的读取电流可以为1纳安，R状态中的单元的读取电流可为100纳安，S状态中的单元的读取电流可为2微安(2000纳安)，P状态中的单元的读取电流可为20微安。每个相邻状态中的这些电流相差10倍或更多倍。
已经描述了具有四种不同数据状态的存储单元。为了有助于区不同数据状态，优选选择三种数据状态而不是四种。例如，三状态存储单元可以形成于数据状态V中，设定为数据状态P，之后复位至数据状态R。该单元将没有第四数据状态S。在此情形下，相邻数据状态间的差别，例如R和P数据状态之间的差别会明显较大。
上述存储单元的一次性的可编程存储器阵列可以如上所述被编程，其中每个单元被编程为三种不同数据状态之一(在一个实施例中)或四种不同数据状态之一(在替代实施例中)。这些只是示例；显然，将有三种或四种以上的不同电阻率状态以及对应的数据状态。
然而，在一次性可编程存储单元的存储器阵列中，这些单元可能以各种方式进行编程。例如，参看图6，图2的存储单元可以形成于第一状态V状态。第一电脉冲，优选在正向偏置下，使反熔丝14断裂并将二极管的多晶硅从第一电阻率状态变换到电阻率低于第一电阻率状态电阻率的第二电阻率状态，同时将存储单元置于P状态下，在此示例中P状态为电阻率最低的状态。第二电脉冲，优选在反向偏置下，将二极管的多晶硅从第二电阻率状态变换到电阻率比第二电阻率状态电阻率高的第三电阻率状态，同时将存储单元置于S状态。第三电脉冲，优选也在反向偏置下，将二极管的多晶硅从电阻率比第二电阻率状态电阻率高的第三电阻率状态变换到第四电阻率状态，同时将存储单元置于R状态。对于任意给定的存储单元，数据状态V状态、R状态、S状态和P状态的任一状态可以作为存储单元的数据状态被读取。图6标记了每种变换。显示了四种不同的状态；如所期望的可以有三种或四种以上的状态。
在其他实施例中，每个连续的电脉冲可将二极管的半导体材料变换到连续的低电阻率状态。如图7所示，例如，存储单元可以从最初的V状态进入R状态，从R状态至S状态，从S状态至P状态，其中对于每种状态，读取电流至少是之前状态的读取电流的两倍，每个读取电流对应不同的数据状态。该方案在单元中不包括反熔丝时可能是最有利的。在此示例中，可以在正向或反向偏置下施加脉冲。在替代的实施例中，可能有3种数据状态或者四种以上的数据状态。
在一个实施例中，存储单元包括图8所示的多晶硅或微晶二极管，包括底部重掺杂p型区4、中间本征或轻掺杂区6和顶部重掺杂n型区8。正如之前的实施例，该二极管2可以与介电断裂反熔丝串行排列，二者置于顶部和底部导体之间。底部重掺杂p型区4可以是原位掺杂，即通过在多晶硅沉积的过程中使提供p型掺杂剂诸如硼的气体流过实现掺杂，从而掺杂微粒在薄膜形成时并入到薄膜中。
参看图9，可以发现该存储单元形成于V状态，其中在2v的读取电压下顶部导体16和底部导体12之间的电流小于约80纳安。第一电脉冲，优选在正向偏置下施加，例如，约8v，使得介电断裂反熔丝14断裂，如果存在，并将二极管2的多晶硅从第一电阻率状态变换到电阻率低于第一第一电阻率的第二电阻率状态，同时将存储单元置于数据状态P。在数据状态P下，顶部导体16和底部导体12之间的电流在读取电压下在约1微安到约4微安之间。第二电脉冲，优选在反向偏置中施加，将二极管2的多晶硅从第二电阻率状态变换到电阻率低于第一电阻率状态电阻率的第三电阻率状态。第三电阻率状态对应数据状态M。在数据状态M中，顶部导体16和底部导体12之间的电流在读取电压下在约10微安以上。正如之前的实施例，相邻数据状态中(状态V的最高电流单元和状态P的最低电流单元，或状态P的最高电流单元和状态M的最低电流单元之间)任一单元之间的电流优选相差至少2倍，优选相差3倍或更多倍。数据状态V、P或M的任一状态可以作为存储单元的数据状态被检测。
图4显示了当半导体二极管经受反向偏置时，半导体材料通常最初经历至低电阻率的设定转换，之后当电压增加时，经历至高电阻率的复位转换。对于该特定二极管，使用顶部重掺杂n型区8，以及优选使用由原位掺杂p型掺杂剂形成的底部重掺杂区4，从设定转换到复位转换的变换不会像二极管的其他实施例那样突然或急剧地发生。这意味着反向偏置下的设定转换易于使用这样的二极管进行控制。
可重写存储单元
在另一组实施例中，存储单元用作可重写存储单元，其可以在两种或三种数据状态之间重复变换。
图10显示了可用作可重写存储单元的存储单元。除了不包括介电断裂反熔丝外，该存储单元与图2所示存储单元相同。大多数可重写实施例在存储单元中不包括反熔丝，但是如果需要的话可以包含一个。应当注意到，TiN层可包括在上述单元上、二极管下，这将在以下关于图15a-15c的更为详细的说明中进行描述。
参看图11，在第一优选实施例中，存储单元形成于高电阻率状态V中，2v时的电流约为5纳安或更小。对于大多数可重写实施例中，最初V状态不用作存储单元的数据状态。优选使用正向偏置的二极管在顶部导体16和底部导体12之间施加第一电脉冲。例如，该脉冲优选在约8到约12V之间，优选为约10v。该第一电脉冲将二极管2的半导体材料从第一电阻率状态变换为电阻率低于第一电阻率状态电阻率的第二电阻率状态P。在优选实施例中，P状态也不会用作存储单元的数据状态。在其他实施例中，P状态将用作存储单元的一数据状态。
优选使用反向偏置的二极管2在顶部导体16和底部导体12之间施加第二电脉冲。例如，该脉冲在-8到约-14v之间，优选在约-9到约-13v之间，更优选为-10或-11v。所需的电压将随本征区的厚度而变化。该第二电脉冲将二极管2的半导体材料从第二电阻率状态变换至电阻率高于第二电阻率状态电阻率的第三电阻率状态R。在优选实施例中，R状态对应存储单元的一数据状态。
优选在正向偏置下在顶部导体16和底部导体12之间施加第三电脉冲。例如，该脉冲在约5.5到约9v之间，优选为约6.5v，电流在约10到约200微安之间，优选在约50到100微安之间。该第三电脉冲将二极管2的半导体材料从第三电阻率状态R变换为电阻率低于第三电阻率状态电阻率的第四电阻率状态S。在优选实施例中，S状态对应存储单元的一数据状态。
在此可重写、两状态的实施例中，R状态和S状态作为数据状态被感测、读取。存储单元可以重复地在这两种状态之间变换。例如，第四电脉冲，优选使用反向偏置的二极管2，将该二极管的半导体材料从第四电阻率状态S变换为电阻率于第三电阻率状态R电阻率基本相同的第五电阻率状态R。第五电脉冲，优选使用正向偏置的二极管2，将二极管的半导体材料从第五电阻率状态R变换为电阻率于第四电阻率状态S电阻率基本相同的第六电阻率状态S，等等。将存储单元返回到最初V状态和第二P状态可能是比较困难的；因此这些状态不可用作可重写存储单元中的数据状态。对于将单元从最初V状态变换到P状态的第一电脉冲和将单元从P状态变换到R状态的第二电脉冲来说，在存储器阵列到达终端用户之前执行变换可能是优选的，例如在出售之前在工厂或测试工厂或者由发行者执行变换。在其他实施例中，在存储器阵列到达终端用户之前执行变换可能仅仅对将单元从最初V状态变换至P状态的第一电脉冲是优选的。
如从图11中看到的，在提供的示例中，在顶部导体16和底部导体12间读取电压例如2v电压下，一种数据状态下的任意单元和相邻数据状态下的任意单元之间的电流流量相差至少3倍，此情形下为R数据状态(在约10到约500纳安之间)和S数据状态(在约1.5到约4.5微安之间)之间的电流流量差。根据为每个数据状态选择的范围，该电流流量可以相差2、3、5倍或更多倍。
在替代的实施例中，可重写存储单元之间可以在三种或更多种数据状态之间以任何顺序变换。设定或复位转换可使用正向偏置或反向偏置的二极管执行。
在所述一次性的可编程和可重写实施例中，请注意，数据状态对应形成二极管的多晶或微晶半导体材料的电阻率状态。该数据状态不对应电阻率变换的金属氧化物或氮化物的电阻率状态，Herner等人于2006年3月31日提交的名称为“Nonvolatile Memory Cell Comprising aDiode and a Resistance-Switching Material”的美国专利申请11/395,995对此作了描述，该专利申请由本发明的受让人所有并且通过引用并入本文。
反向偏置设定和复位
在根据目前描述的实施例形成以及编程的存储单元阵列中，与正向偏置步骤相比，在单元经受反向偏置大电压的任意步骤都降低了漏电流。
参看图12，假设将在正向偏置下向选择的单元S施加10v。(要使用的实际电压将取决于许多因素，包括单元的构建、掺杂水平、本征区的高度等；10v只是一个示例。)在10v下设定位线B0，设定字线W0接地。为了确保半选择的单元F(其与选定的单元S共享位线B0)仍旧低于二极管的导通电压，字线W1设定为低于位线B0的电压，但是相对接近于位线B0的电压；例如字线W1可以设定为9.3v，以便向F单元施加0.7v(只显示了F单元，但是可能有几百、几千甚至更多。)同样，为确保半选定单元H(其与选定的单元S共享字线W0)仍低于二极管的导通电压，位线B1设定为高于但是足够接近于字线W0的电压；例如位线可设定为0.7v，从而向单元H施加0.7v(同样，可能有成千上万个单元H。)与选定单元S既不共享字线W0也不共享位线B0的未选定单元U经受-8.6v。由于可能有上百万未选定单元U，因此会导致阵列内明显的漏电流。
图13显示了有利的偏置方案，以向存储单元两端施加大的反向偏置，例如作为复位脉冲。位线B0被设定为-5v，而字线W0被设定为5v，从而-10v施加到选定单元S；该二极管为反向偏置。将字线W1和位线B1设定为接地使半选定的单元F和H在反向偏置下经受-5v，-5v不低得足以引起这些单元的无心的设定或复位。反向偏置下的设定或复位通常看起来在二极管发生反向击穿时的电压处或该电压附近发生，该电压一般高于-5v。
使用该方案，未选定单元U两端不会有电压，从而导致不会有反向漏电流。结果，可以显著增加带宽。
图13中的偏置方案仅仅是一个示例；现任可以使用很多其他方案。例如位线B0可以设为0v，字线W0可以设为-10v，位线B1和字线W1均可设为-5v。穿过选定单元S的电压、半选定单元H和G的电压、未选中单元U的电压在图13的方案中将是相同的。在另一示例中，位线B0设为接地，字线W0设为10v，位线B1和字线W1每个均设为5v。
反复设定和复位
到目前为止，该讨论已经描绘了施加适当电脉冲将二极管的半导体材料从一个电阻率状态变换到不同的电阻率状态，从而使存储单元在两种不同的数据状态之间变换。在实践中，这些设定和复位步骤可以是迭代的过程。
如前所述，读取过程中相邻数据状态中的电流流量优选相差至少2倍；在很多实施例中，为每个数据状态建立相差3、5、10倍或更多倍的电流范围是优选的。
参看图14，如上所述，数据状态V可以限定为2v读取电压下5纳安或更小的读取电流，数据状态R可以限定为读取电流在约10纳安到约500纳安之间，数据状态S可以限定为读取电流在约1.5到约4.5微安之间，而数据状态P可以限定为读取电流在约10微安以上。本领域技术人员将理解这些只是示例。在另一实施例中，例如，数据状态V可以限定在较小的范围，读取电压为2v的读取电流为约5纳安或更小。实际读取电流将会随着单元的特征、阵列的构建、选定的读取电压以及很多其他因素而变化。
假设一次性编程的存储单元处于数据状态P。反向偏置下向存储单元施加电脉冲，以将单元变换为数据状态S。然而，在一些实例中，在施加电脉冲后，读取电流可能不在预期的范围内；也就是说，二极管的半单体材料的电阻率状态高于或低于预期的电阻率状态。例如，假设在施加电脉冲后，存储单元的读取电流在图形上的点位于S状态和P状态电流范围之间的Q点。
为了将存储单元转换到预期的数据状态而施加电脉冲后，可以读取存储单元以确定是否达到了预期的数据状态。如果未达到预期的数据状态，则施加额外的脉冲。例如，当感测到电流Q时，施加额外的复位脉冲以提高半导体材料的电阻率，同时降低对应于S数据状态范围内的读取电流。如前所述，可以以正向或反向偏置施加该设定脉冲。该附加的一个脉冲或多个脉冲的振幅(电压或电流)比原始脉冲振幅高，脉冲宽度比原始脉冲宽度长或短。在额外的设定脉冲之后，再次读取单元，之后适当设定或复位施加的脉冲直到读取电流在预期的范围内。
在两端器件中，诸如包括上述二极管的存储单元，读取将特别有利于验证设定或复位以及在必要的时候进行调整。向二极管施加大的反向偏置可能损害二极管；因此当使用反向偏置二极管执行设定或复位时，减小反向偏置电压是有利的。
制造考虑
Herner等人于2006年6月8日提交的名称为“Nonvolatile MemoryCell Operating by Increasing Order in Polycrystalline SemiconductorMaterial”的美国专利申请11/148,530；和Herner等人于2004年9月29日提交的名称为“Memory Cell Comprising a Semiconductor Junction DiodeCrystallized Adjacent to a Suicide”的美国专利申请10/954,510均由本发明的受让人所有，并通过引用并入本文，二者描述了临近适当硅化物的多晶硅的结晶影响多晶硅的属性。某些金属硅化物如钴硅化物和钛硅化物的晶格结构非常接近于硅的晶格结构。当无定形或微晶硅结晶与这些硅化物之一接触结晶时，硅化物的晶格为硅的结晶过程提供了一个模板。由此产生的多晶硅将高度有序且具有相对低的缺陷。这种高品质多晶硅在掺杂了增强导电性的掺杂剂时与形成时相比具有相对高的导电性。
相反，当无定形或微晶硅材料不与包含硅化物以具有良好晶格匹配的硅接触而结晶时，例如只与诸如二氧化硅和氮化钛等材料接触而具有有效的晶格匹配时，由此产生的多晶硅将有更多的缺陷以及掺杂的结晶的多晶硅，这时的导电性与形成时相比将大大减弱。
在本发明的各方面，形成二极管的半导体材料在两种或更多种电阻率状态之间变换，改变了给定读取电压下流经二极管的电流，不同的电流(和电阻率状态)对应于不同的数据状态。可以发现，由尚未邻近于提供结晶模板的硅化物或类似材料结晶的高缺陷硅(或其他适当半导体材料诸如锗或硅锗合金)形成的二极管呈现出最有利的开关行为。
不希望通过任何特定理论来确定，可以认为在观察到的电阻率变化的背后一个可能的机制是设定脉冲高于阈值振幅会引起掺杂剂微粒移出他们不活跃的晶界进入到结晶体内，在结晶体内它们将提高半导体材料的导电性并降低半导体材料的电阻。然而，可能是其他机制，例如增多晶材料有序度的提高和下降也在起作用或者仅仅是增多晶材料有序度的提高和下降的作用。
已经发现，很低缺陷的邻近适当硅化物结晶的硅的电阻率状态不能与半导体材料具有较高晶粒(intragrain)(例如显微孪晶)浓度缺陷一样易于变换。可能是缺陷或者大量晶限的存在允许较早变换。在优选实施例中，形成二极管的多晶或微晶材料不邻近于一种材料晶化，其中具有该材料即具有小晶格失配。小晶格失配是，例如，约百分之三或更少的晶格失配。
证据已经表明，变换行为可以围绕本征区中的变化。在电阻器和p-n二极管中也观察到变换行为，并且限于p-i-n二极管，但是可以认为p-i-n二极管的便用可能特别有利。目前描述的实施例包括p-i-n二极管。但是，在其他实施例中，二极管可以是具有很少本征区或不具有本征区的n-n二极管。
将通过描述根据本发明的优选实施例的制造来提供详细的示例。Herner等人于2002年12月19日提交的名称为“An Improved Method forMaking High Density Nonvolatile Memory”的美国专利申请10/320,470中描述的制造细节以及该申请中的信息对于形成这些实施例的二极管都将是很有益的，由于该专利申请被放弃，所以通过引用并入本文。也可以从Herner等人于2004年12月17日提交的名称为“Nonvolatile MemoryCell Comprising a Reduced Height Vertical Diode”的美国专利申请11/015,824获得有用的信息，该专利申请转让给befaming的受让人，并且通过引用并入本文。为了避免误解本发明，并没有包括这些申请的所有细节，但是应当理解没有打算排除这些申请的任何信息。
将详细描述根据本发明的一个实施例的单个存储器级的制造方法。可以在该单个存储器级下堆叠附加的存储器级，即每个单片电路形成于在其之下的一个单片电路之上。在此实施例中，多晶半导体二极管将用作可变换的存储器元件。
参看图15a，存储器的形成开始于衬底100。该衬底100可以是本领域公知的任何有半导体特性的衬底，如单晶硅、类似于硅-锗或硅-锗-碳的IV-IV化合物、III-V化合物、II-VII化合物、这种衬底上的外延层，或任何其他半导体材料。该衬底可包括制造于其中的集成电路。
绝缘层102在衬底100上形成。该绝缘层102可以是氧化硅、氮化硅、高介电薄膜、Si-C-O-H薄膜排卵或任何其他合适的绝缘材料
第一导体200形成于衬底和绝缘体之上。粘附层104可包括在绝缘层102和导电层106之间，以有助于将导电层106粘附到绝缘层102。如果所覆的导电层是钨，则氮化钛是优选的粘附层104。
要沉积的下一层是导电层106。导电层106可包括本领域公知的任意导电材料，诸如钨或其他材料，包括钽、钛、铜、钴或其合金。
一旦已经沉积即将形成导电轨的所有层，这些层将利用适当的掩模和蚀刻工艺被图案化以及蚀刻以形成基本平行的、基本共面的导体200，如图15a中的横截面图所示。在一个实施例中，沉积光刻胶，并利用光刻和蚀刻过的层将光刻胶图案化，之后，利用标准工艺技术去除光刻胶。导体200的形成可以利用镶嵌(Damascene)方法来代替。
接下来，在导电轨200之上以及导电轨200之间沉积绝缘材料108。绝缘材料108可以是任何公知的电绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。在优选的实施例中，二氧化硅用作介电材料108。
最后，去除导电轨200顶部多余的介电材料，暴露出利用介电材料108分离的导电轨200的顶部，并留下基本平的表面109。由此产生的结构如图15a所示。可以通过本领域任何公知的工艺来完成这种电介质过量填充的去除以形成平的表面109，公知的工艺如化学机械抛光(CMP)或回蚀。Raghuram等人于2004年6月30日提交的名称为“Nonselective Unpatterned Etchback to Expose Buried Patterned Features”的美国专利申请10/883417描述了利于使用的回蚀技术，该专利申请通过引用并入本文。在这一阶段，已经在衬底100上方以第一高度形成了多个基本平行的第一导体。
接下来，参看图15b，将在全部导电轨200上方形成垂直柱(pillar)。(为了节省空间，图15b中未显示衬底100；假设其存在。)在将导电轨平坦化之后，优选将阻挡层110沉积为第一层。任何合适的材料可用于阻隔层，包括氮化钨、氮化钽、氮化钛或这些材料的组合。在优选实施例中，氮化钛用作阻挡层。当阻挡层为氮化钛时，可以与上述沉积粘附层相同的方式沉积阻挡层。
沉积将图案化到柱中的下一个半导体材料。半导体材料可以是硅、锗、硅锗合金或其他合适的半导体或半导体合金。为了简便起见，该描述将半导体材料称为硅，但是，应当理解熟练的专业人员可选择这些其它适当材料的任一种来代替硅。
在优选实施例中，柱包括半导体结二极管。此处术语结二极管用于代表具有非欧姆传导属性的半导体器件，其具有两端电极，并由一端电极为p型另一端电极为n型的半导体材料制成。示例包括将p型半导体材料与n型半导体材料接触的p-n二极管和n-p二极管如齐纳二极管以及p-i-n二极管，在p-i-n二极管中本征(未掺杂)半导体材料介于p型半导体材料和n型半导体材料之间。
可以利用本领域公知的任何沉积物和沉积方法形成底部重掺杂区112。可以沉积硅，之后掺杂，但优选在沉积硅的过程中通过使提供n型掺杂剂颗粒的天然气流过的方式进行原位掺杂。重掺杂区112的厚度优选在约100至800埃之间。
可以通过本领域任何公知的方法形成本征层114。层114可以是硅、锗或锗或硅的任何合金，并且其厚度在约1100至3300埃之间，优选约2000埃。
参见图15b，刚刚沉积的半导体层114和112将与下面的阻挡层110一起被图案化和蚀刻以形成柱300。柱300应当与下面的导体200具有约相同的斜度和约相同的宽度，从而在导体200的顶部形成每个柱300。可以容忍一些未对准。
可以利用任何适当的掩模和蚀刻工艺形成柱300。例如，可以将光刻胶沉积、利用标准的光刻技术将其图案化、以及蚀刻，之后去除光刻胶。可替代地，某种其他材料例如二氧化硅的硬掩模可以形成于半导体层堆叠的顶部上，底部抗反射涂层(BARC)在顶部，然后进行图案化和蚀刻。与此类似，介电抗反射涂层(DARC)可用作硬掩模。
在陈于2003年12月5日提交的名称为“Photomask Features withInterior Nonprinting Window Using Alternating Phase Shifting”的美国申请10/728436中或者陈于2004年4月1日提交的名称为“Photomask Featureswith Chromeless Nonprinting Phase Shifting Window”的美国申请10/815312中描述了光刻技术；二者由本发明的受让人拥有，并且通过引用并入本文，所述光刻技术可有利地用于执行在根据本发明形成存储器阵列过程中所使用的任何光刻步骤。
介电材料108沉积在半导体柱300之上以及之间，同时填充它们之间的间隙。介电材料108可以是任何公知的电绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。在优选的实施例中，二氧化硅用作绝缘材料。
接下来，去除柱300顶部的介电材料，同时暴露出介电材料108分离的柱300的顶部并留下基本平的表面。可以通过本领域任何公知的工艺来完成这种电介质过量填充的去除。在CMP或回蚀后，执行离子注入，形成重掺杂p型顶部区116。p型掺杂剂优选为硼或BCl3。这一注入步骤完成二极管111的形成。由此产生的结构如图15b所示。在刚刚形成的二极管中，底部重掺杂区112是n型，而顶部重掺杂区116是p型；显然，可以将极性反向。
可以在二极管制造过程中沉积二极管层期间的任意适当时间内通过任意适当的方法将碳和/或氮掺杂剂并入二极管中，方法诸如离子注入、等离子掺杂、气相扩散或原位掺杂，优选在二极管上方形成上电极之前。例如，可以在电介质过量填充平坦化步骤之后将碳和/或氮离子注入到二极管内。碳和/或氮离子注入可以在p+离子注入之前或之后进行。可替代地，如果p+区116被沉积到本征区114上而不是注入到本征区114内，则可以在沉积本征区114之后但是在沉积p+区116之前执行碳和/或氮离子注入。同样，可以在沉积区114和/或116之后，将二极管区(多个)114和/或116暴露于含氮和/或碳的气体或等离子体，以使用碳和/或氮掺杂这些区114和/或116。
如果原位掺杂碳和/或氮，则将含碳和/或氮气体(如甲烷和氨)添加到含硅或锗的源气体(如硅烷或锗)中，所述源气体用于通过CVD(化学气相沉积)沉积硅、锗或硅锗二极管层，CVD诸如LPCVD(低压化学气相沉积)或PECVD(等离子增强化学气相沉积)。
参看图15c，接下来在每个重掺杂区116的顶部形成可选介电断裂反熔丝层118。反熔丝118优选为通过快速热退火例如在大约600度氧化下层硅而形成的二氧化硅层。反熔丝118的厚度可以是约10至约100埃，诸如约20至约40埃。另外，反熔丝118可以被沉积。
顶部导体400可以通过与底部导体200的形成相同的方式形成，例如通过沉积优选为氮化钛的粘附层120和优选为钨的导电层122的方式。之后，利用任何适当的掩模和蚀刻技术将导电层122和粘附层120图案化并蚀刻，以形成基本平行的、基本共面的导体400，如从左到右延伸穿过整个页面的图15c所示。在优选实施例中，沉积光刻胶、利用光刻和蚀刻过的层将其图案化，之后利用标准的工艺技术去除光刻胶。
接下来，在导电轨400上方以及之间沉积介电材料(未显示)。介电材料可以是任何已知的电绝缘材料，如氧化硅、氮化硅或氮氧化硅。在优选实施例中，氧化硅用作该绝缘材料。
已经描述了第一存储器级的形成。额外的存储器级可以形成在该第一存储器级上方，以形成单片三维存储器阵列。在一些实施例中，多个存储器级之间可以共享导体；也就是说顶部导体400将用作下一个存储器级的底部导体。在其他实施例中，层间电介质(未显示)形成在图15c的第一存储器级上方，其表面被平坦化，并且第二存储器级的构建开始于该平坦化的层间电介质，没有共享的导体。
单片三维存储器阵列是指多个存储器级形成在单个衬底如晶片上方而没有中间衬底的阵列。形成一个存储器级的这些层在现有层或多层的这些层上方沉积或直接生长。相反，堆叠式存储器已通过在分离的衬底上形成存储器级以及在彼此的顶部粘附存储器级来构建，如Leedy等人在名称为“Three dimensional structure memory”的美国专利5,915,167中的描述。可以在键合之前将这些衬底变薄或者将其从存储器级中去除，但是由于存储器级最初形成于分离的衬底上方，因此这些存储器并非真正的单片三维存储器阵列。
在衬底上方形成的单片三维存储器阵列包括在衬底上方以第一高度形成的至少第一存储器级和以不同于第一高度的第二高度形成的第二存储器级。可以在衬底上方以多层阵列的方式形成三、四、八或需要的上任何数目的存储器级。
其中利用镶嵌构造构建方法形成导体的形成相似阵列的可替代方法在Radigan等人于2006年5月31日提交的名称为“Conductive HardMask to Protect Patterned Features During Trench Etch”的美国专利申请11/444,936中作了描述，该专利申请转让给本发明的受让人并且通过引用并入本文。可代替使用Radigan等人的方法以形成根据本发明的阵列。
可替代实施例
除了已经描述的上述内容外，存储单元将其数据状态以多晶或微晶半导体材料的电阻率状态存储的很多替代实施例是可行的，并且处于本发明的范围内。还将提及一些其他可能的实施例，但是本文列出的不可能也未意图是详尽的。
图16显示与二极管11相连形成的可变换存储元件117。可变换存储元件117由半导体材料形成，其利用电脉冲在电阻率状态之间变换，如上文所述。二极管优选为临近硅化物被结晶，诸如硅化钴，其提供结晶模板，如上文所述，从而使得二极管的半导体材料具有很低缺陷，并且呈现很少变换行为或不呈现变换行为。可变换存储器元件117优选掺杂且应当掺杂为与顶部重掺杂区116相同的导电类型。制造该器件的方法在2005年9月28日提交的序列号为11/237,167的美国申请中进行了描述，并且该申请通过引用整体并入本文。
示例
图17a-17c图示说明根据本发明的非限制性示例的器件的概率曲线图。具体地，这些图是每个晶片包含24个存储单元的器件的概率曲线图，其示出了在最初设定(或编程)和复位操作后在大约室温下-5.5V偏置时的反向漏电流。图17a显示了比较示例的器件，其中并未预计使二极管掺杂碳或氮(即，除了p+注入物外不会向二极管注入其它注入物)。中部二极管反向渗漏复位后为4.5×10-10A。图17b显示了本发明的一个二极管示例，其中除了p+注入物外，该二极管接收剂量达到2×1015/cm2的50keV N+的注入物。中部二极管反向渗漏复位后为1.3×10-10A。图17c显示了本发明的另一示例性二极管，其中除了p+注入物外，二极管接收剂量达到5×1015/cm2的50keV C+的注入物。中部二极管反向渗漏复位后为3.3×10-10A。正如从这些图中所看到的，注入氮或碳的器件的反向或漏电流基本低于未预计掺杂氮或碳的器件的反向或漏电流。例如，其中二极管注入有碳或氮的器件在高电阻率、复位状态下-5.5V时的漏电流小于4×10-10A(例如1.3至3.3×10-10A)，而比较示例的器件在高电阻率、复位状态下-5.5V时的漏电流大于4×10-10A(4.5×10-10A)。
不希望通过任何特定理论来确定，发明人认为碳和氮物质可与硅二极管中使其钝化的悬键键合。减少或消除作为二极管中电活性缺陷根源的悬键可减少漏电流。
本文详细描述了制造方法，但是可以使用形成相同结构的任何其它方法，同时其结果属于本发明的范围。上文详细的描述仅仅描述了本发明采取的诸多形式中的几种。由于这个原因，详细的描述意在为了举例，而不是为了限制。只有包括所有等价形式的所附的权利要求，意图限定本发明的范围。本文提及的所有引用、专利以及专利申请均通过用整体并入本文。

Claims (40)

1.一种非易失性存储器件，其包括至少一个非易失性存储单元，所述非易失性存储单元包括掺杂有碳或氮中至少一种的硅、锗或硅锗二极管，其中掺杂的浓度大于不可避免的杂质级浓度。
2.根据权利要求1所述的器件，进一步包括与所述至少一个非易失性存储单元电接触的第一电极和第二电极。
3.根据权利要求2所述的器件，其中在使用时，所述二极管通过从第一电阻率状态变换到与所述第一电阻率状态不同的第二电阻率状态以响应施加的偏置从而作为所述非易失性存储单元的读/写元件。
4.根据权利要求2所述的器件，其中所述非易失性存储单元主要由所述二极管和与所述二极管电接触的所述第一电极和所述第二电极构成。
5.根据权利要求2所述的器件，其中：
所述非易失性存储单元主要由所述第一电极和所述第二电极，所述二极管和反熔丝构成；以及
所述二极管和所述反熔丝串连在所述第一和所述第二电极之间。
6.根据权利要求1所述的器件，其中所述二极管掺杂碳的浓度至少为1x1017cm3。
7.根据权利要求1所述的器件，其中所述二极管掺杂氮的浓度至少为1x1017cm3。
8.根据权利要求1所述的器件，其中所述二极管掺杂碳和氮的组合浓度至少为1x1017cm3。
9.根据权利要求1所述的器件，其中所述二极管包括p-i-n二极管，并且至少所述二极管的本征区掺杂碳或氮中的至少一种。
10.根据权利要求1所述的器件，其中所述二极管包括基本呈圆柱形的多晶硅、锗或硅锗p-i-n柱形二极管。
11.根据权利要求1所述的器件，其中：
所述非易失性存储单元包括读/写存储单元；以及
所述二极管作为所述非易失性存储单元的读/写元件。
12.根据权利要求11所述的器件，其中：所述非易失性存储单元包括可重写存储单元。
13.根据权利要求12所述的器件，其中：
处于最初高电阻率、未编程状态的所述二极管适于通过向所述二极管施加正向偏置而被置于低电阻率、编程状态；
处于编程、低电阻率状态的所述二极管适于通过向所述二极管施加反向偏置而被置于高电阻率、复位状态；以及
处于高电阻率、复位状态的所述二极管适于通过向所述二极管施加正向偏置而返回到低电阻率、编程设定状态。
14.根据权利要求1所述的器件，其中所述二极管在高电阻率、复位状态下在-5.5V的漏电流小于4x10-10A，并且在读取和编程操作期间，碳或氮为所述存储单元提供降低的功率、增加的带宽或改善的温度特性中的至少一种。
15.根据权利要求1所述的器件，进一步包括位于所述二极管上方的非易失性存储单元的单片、三维阵列。
16.一种非易失性存储器件，其包括
至少一个非易失性存储单元，所述非易失性存储单元包括硅、锗或硅锗p-i-n二极管，其中至少本征区被掺杂有碳或氮中的至少一种，其中掺杂的浓度至少为1x1017cm3；以及
与所述至少一个非易失性存储单元电接触的第一电极和第二电极。
17.根据权利要求16所述的器件，其中在使用中，所述二极管通过从第一电阻率状态变换到与所述第一电阻率状态不同的第二电阻率状态以响应施加的偏置从而作为所述存储单元的读/写元件。
18.根据权利要求17所述的器件，其中所述非易失性存储单元主要由所述二极管和与所述二极管电接触的所述第一和所述第二电极构成。
19.根据权利要求17所述的器件，其中：
所述非易失性存储单元主要由所述第一电极和所述第二电极，所述二极管和反熔丝构成；以及
所述二极管和所述反熔丝串连在所述第一电极和所述第二电极之间。
20.根据权利要求17所述的器件，其中所述非易失性存储单元包括可重写存储单元。
21.一种制造非易失性存储器件的方法，其包括：
形成第一电极；
形成至少一个非易失性存储器件，所述非易失性存储器件包括硅、锗或硅锗二极管；
使用碳或氮中的至少一种掺杂所述二极管；以及
在所述至少一个非易失性存储单元上方形成第二电极。
22.根据权利要求21所述的方法，其中在使用中，所述二极管通过从第一电阻率状态变换到与所述第一电阻率状态不同的第二电阻率状态以响应施加的偏置从而作为所述非易失性存储单元的读/写元件。
23.根据权利要求22所述的方法，其中所述非易失性存储单元主要由所述二极管和与所述二极管电接触的所述第一电极和所述第二电极构成。
24.根据权利要求22所述的方法，其中：
所述非易失性存储单元主要由所述第一和所述第二电极，所述二极管和反熔丝构成；以及
所述二极管和所述反熔丝串连在所述第一电极和所述第二电极之间。
25.根据权利要求21所述的方法，其中所述二极管掺杂碳的浓度至少为1x1017cm3。
26.根据权利要求21所述的方法，其中所述二极管掺杂氮的浓度至少为1x1017cm3。
27.根据权利要求21所述的方法，其中所述二极管掺杂碳和氮的组合浓度至少为1x1017cm3。
28.根据权利要求21所述的方法，其中所述二极管包括p-i-n二极管，并且至少所述二极管的本征区掺杂碳或氮中的至少一种。
29.根据权利要求28所述的方法，其中所述二极管包括基本呈圆柱形的多晶硅、锗或硅锗p-i-n柱形二极管。
30.根据权利要求28所述的方法，其中，掺杂的步骤包括将碳或氮中的至少一种离子注入到所述二极管中。
31.根据权利要求30所述的方法，其中，氮或碳中的至少一种被注入到所述二极管的所述本征区内。
32.根据权利要求28所述的方法，其中，掺杂的步骤包括在二极管层沉积期间在原位掺杂碳或氮中的至少一种。
33.根据权利要求28所述的方法，其中掺杂的步骤包括在二极管层沉积期间或之后将所述二极管暴露于含有等离子体的碳或氮中的至少一种。
34.根据权利要求21所述的方法，进一步包括向所述二极管施加正向偏置以将所述二极管从第一电阻率、未编程状态变换到第二电阻率、编程状态，其中所述第二电阻率状态低于所述第一电阻率状态。
35.根据权利要求34所述的方法，进一步包括：
向所述二极管施加反向偏置以将所述二极管变换到第三电阻率、复位状态，其中所述第三电阻率状态高于所述第二电阻率状态；以及
向所述二极管施加正向偏置以将所述二极管变换到第四电阻率、编程设定状态，其中所述第四电阻率状态低于所述第三电阻率状态；
36.一种操作非易失性存储器件的方法，其包括：
提供至少一个存储单元，所述存储单元包括掺杂碳或氮至少一种的硅、锗或硅锗二极管，其中所述二极管已经从第一高电阻率、未编程状态变换到第二低电阻率、编程状态；以及
向所述二极管施加反向偏置，以将所述二极管变换到第三电阻率、复位状态，其中所述第三电阻率状态高于所述第二电阻率状态。
37.根据权利要求36所述的方法，进一步包括向所述二极管施加正向偏置以将所述二极管变换到第四电阻率、编程设定状态，其中所述第四电阻率状态低于所述第三电阻率状态。
38.根据权利要求36所述的方法，进一步包括感测所述二极管的电阻率状态为所述存储单元的数据状态。
39.根据权利要求36所述的方法，其中在高电阻率、复位状态下、在-5.5V时，所述二极管的漏电流小于4x10-10A。
40.根据权利要求36所述的方法，其中所述二极管包括基本呈圆柱形的多晶硅、锗或硅锗p-i-n柱形二极管，并且在读取和编程操作期间，所述碳或氮向所述存储单元提供降低的功率、增加的带宽或改善的温度特性中的至少一种。
CN2008800214041A 2007-06-25 2008-06-23 含有碳或氮掺杂的二极管的非易失性存储器件及其制造和操作方法 Active CN101720507B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
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US11/819,042 US8102694B2 (en) 2007-06-25 2007-06-25 Nonvolatile memory device containing carbon or nitrogen doped diode
US11/819,041 2007-06-25
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110033817A (zh) * 2017-12-20 2019-07-19 美光科技公司 存储器单元阈值电压的非接触式测量

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011003719A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 抵抗変化メモリ
KR102195003B1 (ko) 2014-06-18 2020-12-24 삼성전자주식회사 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법
US9864138B2 (en) 2015-01-05 2018-01-09 The Research Foundation For The State University Of New York Integrated photonics including germanium

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2098798B (en) * 1981-05-15 1985-01-09 Philips Electronic Associated Method of making silicon semiconductor devices
GB9113795D0 (en) * 1991-06-26 1991-08-14 Philips Electronic Associated Thin-film rom devices and their manufacture
US5709745A (en) * 1993-01-25 1998-01-20 Ohio Aerospace Institute Compound semi-conductors and controlled doping thereof
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
DE10003951A1 (de) * 2000-01-29 2001-08-02 Inst Halbleiterphysik Gmbh Tunneldiode und Verfahren zu ihrer Herstellung
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6704235B2 (en) * 2001-07-30 2004-03-09 Matrix Semiconductor, Inc. Anti-fuse memory cell with asymmetric breakdown voltage
US6794734B2 (en) * 2002-05-03 2004-09-21 Mia-Com Heterojunction P-I-N diode and method of making the same
WO2004061851A2 (en) * 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7265049B2 (en) 2002-12-19 2007-09-04 Sandisk 3D Llc Ultrathin chemically grown oxide film as a dopant diffusion barrier in semiconductor devices
KR100593750B1 (ko) * 2004-11-10 2006-06-28 삼성전자주식회사 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
JP4919700B2 (ja) * 2005-05-20 2012-04-18 トヨタ自動車株式会社 半導体装置及びその製造方法
US20070102724A1 (en) * 2005-11-10 2007-05-10 Matrix Semiconductor, Inc. Vertical diode doped with antimony to avoid or limit dopant diffusion

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110033817A (zh) * 2017-12-20 2019-07-19 美光科技公司 存储器单元阈值电压的非接触式测量

Also Published As

Publication number Publication date
WO2009002476A3 (en) 2009-03-05
EP2168161B1 (en) 2015-09-23
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