JP2011517364A - 炭素または窒素をドープされたダイオードを備える不揮発性メモリ素子およびその製造方法 - Google Patents

炭素または窒素をドープされたダイオードを備える不揮発性メモリ素子およびその製造方法 Download PDF

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Abstract

炭素または窒素の少なくともいずれかを不可避の不純物レベルの濃度よりも高い濃度でドープする、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオードを備える少なくとも１つの不揮発性メモリセルを備える不揮発性メモリ素子を提供する。

Description

本発明は、不揮発性メモリアレイおよびその製造方法に関する。
関連出願への相互参照
本願は、その全体が本願明細書において参照により援用されている、２００７年６月２５日に出願された米国特許出願第１１／８１９，０４１号（特許文献１）および第１１／８１９，０４２号（特許文献２）の権益を主張する。
不揮発性メモリアレイは、素子への電力供給が断たれてもデータを保持し続ける。１度だけプログラム可能なアレイでは、各メモリセルは初期の未プログラム状態で形成され、これをプログラム済状態へ変化させることができる。この変化は永久的であり、このようなセルは消去不可能である。その一方で、メモリセルが消去可能で、何度でも書き換え可能な別の種類のメモリもある。
セルは、各セルが達し得るデータ状態の数によっても種々のものがある。データ状態は、所定の電圧を印加した状態でセルを流れる電流またはセル内のトランジスタのしきい値電圧等の、検出可能なセルの特性を変化させることによって格納することができる。データ状態とは、データ「０」またはデータ「１」等のセルの個別値である。
消去可能または多状態セルを得る方法には複雑なものがある。例えば、フローティングゲートおよびＳＯＮＯＳメモリセルは、電荷を蓄積することによって動作するもので、蓄積した電荷の有無またはその量に応じてトランジスタしきい値電圧が変化する。これらのメモリセルは３端子素子であるが、最新の集積回路において競争力を得るために要求される、極小サイズの３端子素子を製造し操作することは比較的困難である。
その他にも、カルコゲニドのような比較的新種の材料の抵抗率を変化させることで動作するメモリセルがあるが、カルコゲニドは扱うのが難しいため、大半の半導体製造施設で製造が困難と考えられる。
米国特許出願第１１／８１９，０４１号 米国特許出願第１１／８１９，０４２号 米国特許出願第１０／９５５，５４９号 米国特許出願第１１／３９５，９９５号 米国特許出願第１１／１４８，５３０号 米国特許出願第１０／９５４，５１０号 米国特許出願第１０／３２０，４７０号 米国特許出願第１１／０１５，８２４号 米国特許出願第１０／８８３，４１７号 米国特許出願第１０／７２８，４３６号 米国特許出願第１０／８１５，３１２号 米国特許第５，９１５，１６７号 米国特許出願第１１／４４４，９３６号 米国特許出願第１１／２３７，１６７号
本発明の一実施形態によると、炭素または窒素の少なくともいずれかを不可避の不純物レベルの濃度よりも高い濃度でドープする、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオードを備える少なくとも１つの不揮発性メモリセルを備える不揮発性メモリ素子が提供される。
本発明の別の実施形態によると、少なくとも真性領域に窒素または炭素の少なくともいずれかを１×１０17ｃｍ-3の濃度でドープする、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムｐ−ｉ−ｎダイオードを備える少なくとも１つの不揮発性メモリセルを備え、第１の電極および第２の電極がその少なくとも１つの不揮発性メモリセルと電気的に接触した不揮発性メモリ素子が提供される。
本願明細書で説明する本発明の態様および実施形態は、それぞれ単独で、または他の態様および実施形態と組み合わせて用いることができる。添付の図面を参照しながら好ましい態様および実施形態の説明を行う。
メモリアレイ内のメモリセル間の電気的遮蔽の必要性を示す回路図である。 本発明の好ましい一実施形態により形成された、多状態または書き換え可能なメモリセルの斜視図である。 図２のメモリセルを備えるメモリレベルの一部の斜視図である。 ダイオードに印加する逆方向バイアス電圧の増加に伴う、本発明のメモリセルの読み出し電流の変化を示すグラフである。 Ｖ状態からＰ状態へ、Ｐ状態からＲ状態へ、Ｒ状態からＳ状態へ切り換えが行われるメモリセルを示す確率プロットである。 図５ａに示される各ダイオード状態における、ダイオードに流れる電流量と印加電圧の関係を示すプロットである。 Ｖ状態からＰ状態へ、Ｐ状態からＳ状態へ、Ｓ状態からＲ状態へ切り換えが行われるメモリセルを示す確率プロットである。 Ｖ状態からＲ状態へ、Ｒ状態からＳ状態へ、Ｓ状態からＰ状態へ切り換えが行われるメモリセルを示す確率プロットである。 垂直に置いた、本発明の実施形態に用いてもよいｐ−ｉ−ｎダイオードの斜視図である。 Ｖ状態からＰ状態へ、Ｐ状態からＭ状態へ切り換えが行われるメモリセルを示す確率プロットである。 本発明の好ましい一実施形態により形成された多状態または書き換え可能なメモリセルの斜視図である。 Ｖ状態からＰ状態へ、Ｐ状態からＲ状態へ、Ｒ状態からＳ状態へ、次にＳ状態とＲ状態との間で繰り返し切り換えが行われるメモリセルを示す確率プロットである。 順方向バイアスでＳセルにバイアスを印加する一バイアス方式を示す回路図である。 逆方向バイアスでＳセルにバイアスを印加する一バイアス方式を示す回路図である。 セルを一データ状態に移すための読み出し−ベリファイ−書き込み繰返しサイクルを示す。 本発明の一実施形態により形成されるメモリレベルの形成段階を示す断面図である。 本発明の一実施形態により形成されるメモリレベルの形成段階を示す断面図である。 本発明の一実施形態により形成されるメモリレベルの形成段階を示す断面図である。 本発明の別の実施形態に用いてもよいダイオードおよび抵抗切り換え要素を示す断面図である。 比較例による素子の逆方向電流の確率プロットを示す。 本発明の実施例による素子の逆方向電流の確率プロットを示す。 本発明の実施例による素子の逆方向電流の確率プロットを示す。
従来、ドープされた多結晶シリコン、すなわちポリシリコンで形成された抵抗器の抵抗を電気パルスの印加によって調整して、安定抵抗状態の間で調節できることが周知であり、集積回路においてこのような調整可能な抵抗器が要素として用いられている。
しかし、調整可能なポリシリコン抵抗器を不揮発性メモリセルにおけるデータ状態の格納のために用いることはまだ一般的ではない。メモリアレイをポリシリコン抵抗器で形成することには問題点がある。抵抗器を大規模クロスポイントアレイ内のメモリセルとして用いた場合には、選択されたセルに電圧を印加すると、アレイ全体にわたり、半選択されたセルと非選択のセルに望ましくない漏洩電流が流れる。例えば、図１において、選択されたセルＳのセット、リセット、またはその状態の検出のために、ビット線Ｂとワード線Ａとの間に電圧を印加するとする。これにより、選択されたセルＳに電流が流れることが意図されている。しかし、別の経路に、例えばビット線Ｂとワード線Ａとの間に非選択のセルＵ１、Ｕ２およびＵ３を通じて、いくらかの漏洩電流が流れ得る。このような別の経路が多数存在し得る。
各メモリセルを、ダイオードを備える２端子素子として形成することによって、漏洩電流を大幅に低減することができる。ダイオードは非線形のＩ−Ｖ特性を有し、立ち上がり電圧未満ではごくわずかの電流しか流れず、立ち上がり電圧超では大幅に高い電流が流れる。一般的に、ダイオードは、電流を他の方向よりも一方の方向に容易に流す一方向弁としても機能する。従って、確実に選択されたセルのみ、立ち上がり電圧超の順方向電流を受けるようにバイアス方式を選択するならば、意図せぬ経路（図１のＵ１−Ｕ２−Ｕ３漏洩経路等）を流れる漏洩電流を大幅に低減することができる。
本願明細書において参照により援用されている、２００４年９月２９日出願のHernerらによる「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献３）には、半導体接合ダイオードの多結晶半導体材料の抵抗率状態にメモリセルのデータ状態が格納されるモノリシックな３次元メモリアレイの説明が記載されている。このメモリセルは、２つのデータ状態を有する１度だけプログラム可能なセルである。ダイオードは高抵抗率状態で形成され、プログラム電圧の印加によって低抵抗率状態に永久的に変更される。
本発明には、適当な電気パルスを印加することによって、ドープされた半導体材料、例えば特許文献３の半導体材料で形成されたメモリ要素が、３つ、４つ、またはそれより多数の安定抵抗率状態に達することが可能な実施形態がある。また、本発明には、半導体材料を初期高抵抗率状態から低抵抗率状態に変更した後、適当な電気パルスの印加によって、高抵抗率状態へ戻すことが可能な別の実施形態がある。これらの実施形態を独立に、または組み合わせて用いて、２つ以上のデータ状態を有するとともに、１度だけプログラム可能なメモリセルまたは書き換え可能なメモリセルを形成することができる。
前述したように、メモリセル内の導体間にダイオードを備えることによって、高密度クロスポイントメモリアレイにおけるメモリセルの形成が可能となる。本発明の好ましい実施形態では、次に、多結晶、非晶質または微結晶半導体メモリ要素のいずれかをダイオードと直列に形成する。または、より好ましくは、ダイオードそのものとして形成する。
この説明では、高抵抗率状態から低抵抗率状態への遷移をセット遷移と呼ぶ。セット遷移は、セット電流、セット電圧、またはセットパルスの影響を受ける遷移である。その一方で、その逆の低抵抗率状態から高抵抗率状態への遷移をリセット遷移と呼ぶ。リセット遷移は、リセット電流、リセット電圧、またはリセットパルスの影響を受ける遷移である。
しかし、図５ｂに示されるように、またより詳しく後述するように、リセット操作の間、ダイオードの逆方向漏洩電流が取り返しがつかないほどに増加する。このより高い逆方向漏洩電流はダイオードの恒久的特性であり、リセット操作はダイオードを「損傷」すると言うことができる。損傷によって垂直ダイオードセルの大規模アレイの「読み出し」に必要な電流が増大し、また、場合によっては、同時にプログラムされるセルの数が減少して、メモリチップへの「帯域幅」が縮小するため、この損傷は望ましくない。
本願の発明者らは、製造中にシリコン、ゲルマニウム、またはシリコン−ゲルマニウムダイオード等のＩＶ族半導体ダイオードを、炭素または窒素の少なくともいずれか（または両方）でドープすることによって、リセット操作の結果生じる逆方向すなわち漏洩電流の増大が、セルのその他のいずれのパラメータの劣化が観測されることもなく、４倍も低減することを発見した。ダイオードの逆方向すなわち漏洩電流によって、読み出しおよびプログラム操作中に消費される電力が決まるため、この漏洩電流の低減によって、読み出しおよびプログラム操作中の電力の低減、帯域幅の拡大および／またはセルの温度特性の向上が可能となる。本発明の一態様では、高抵抗率状態（リセット状態）におけるダイオードの漏洩電流は、−５．５Ｖにおいて４×１０-10Ａ未満である。
従って、製造されたダイオードは、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオード材料において一般的な炭素または窒素の不可避の不純物レベルの濃度よりも高い濃度で、炭素または窒素の少なくともいずれかをドープしている。本発明の一態様では、ダイオードは、１×１０18〜１×１０20ｃｍ-3を含む、１×１０17〜１×１０21ｃｍ-3等、少なくとも１×１０17ｃｍ-3、例えば１×１０19ｃｍ-3の濃度で炭素、窒素、または炭素および窒素の組み合わせをドープしている。炭素および／または窒素ドーパントは、イオン注入、プラズマドーピング、気相拡散、またはダイオード層の堆積中におけるその場で(in-situ) のドーピング等の、任意の適した方法によってダイオードに取り込まれればよい。
ダイオードは、ポリシリコンダイオード等の多結晶半導体ダイオードであることが望ましいが、単結晶または非晶質半導体ダイオードを用いてもよい。１度だけプログラム可能な実施形態には、多結晶半導体ダイオードが絶縁破壊アンチヒューズと対になっているものがある。その一方で、アンチヒューズが省かれてもよい別の実施形態もある。使用時、ダイオードは、印加バイアスに応答して、ある抵抗率状態から別の抵抗率状態へ切り換わることによって、不揮発性メモリセルの読み出し／書き込み要素として機能する。
図２は、本発明の好ましい実施形態によって形成されたメモリセルを示している。下部導体１２は導電体材料、例えばタングステンで形成され、第１の方向に伸びている。下部導体１２には遮蔽層および接着層が含まれてもよい。多結晶半導体ダイオード２は、下部の高濃度にドープされたｎ形領域４、意図的にドープされてない真性領域６、上部の高濃度にドープされた領域８を有する。このダイオードの向きは逆であってもよい。このようなダイオードを、その向きに関わらず、ｐ−ｉ−ｎダイオードと呼ぶものとする。炭素または窒素が真性領域６に取り込まれ、そのために、ｐ−ｉ−ｎダイオード２において、少なくともダイオードの真性領域６と、選択的にｐ+ およびｎ+ 領域４、８とが、炭素または窒素の少なくともいずれかでドープされることが望ましい。しかし、これは必須ではない。実施形態によっては、絶縁破壊アンチヒューズ１４が含まれる。上部導体１６は下部導体１２と同じ方法および同じ材料で形成されてもよく、第１の方向とは異なる第２の方向に伸びている。下部導体１２と上部導体１６との間に多結晶半導体ダイオード２が垂直に配置されている。多結晶半導体ダイオード２は高抵抗率状態で形成されている。このメモリセルは、適当な基板上、例えば単結晶シリコンウェハ上に形成することができる。図３は、ダイオード２が下部導体１２と上部導体１６との間に配置されている（この図ではアンチヒューズ１４を省略する）、クロスポイントアレイ内に形成された、前述した素子のメモリレベルの一部を示している。多数のメモリレベルを１つの基板上に積層することによって、高密度のモノリシックな３次元メモリアレイを形成することができる。
この説明では、意図的にドープされていない半導体材料の領域を真性領域と呼ぶ。しかし、当業者には、実際には真性領域が低濃度のｐ形またはｎ形ドーパントを含む場合があることを理解するべきである。ドーパントは、隣接する領域から真性領域内へ拡散する場合がある。または、前に行った堆積による汚染のために、堆積中の堆積チャンバに存在する場合がある。さらに、堆積した真性半導体材料（シリコン等）に欠陥が含まれて、その半導体材料があたかもわずかにｎ形にドープされたように動作する場合があることも理解するべきである。シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、またはその他の半導体材料の記述に「真性」の用語を用いても、それにより、この領域がドーパントを全く含まない、または、そのような領域が完全に電気的に中性であることを意味するものではない。
ドープされた多結晶または微結晶半導体材料、例えばシリコンの抵抗率は、適当な電気パルスを印加することによって、安定状態間で変化させることができる。好ましい実施形態では、セット遷移はダイオードを順方向バイアス下にしたうえで行うのが有利であり、一方、リセット遷移はダイオードを逆方向バイアス下にしたうえで起こさせて制御するのが最も容易であることが発見された。しかし、セット遷移をダイオードを逆方向バイアス下にしたうえで起こさせる一方で、リセット遷移をダイオードを順方向バイアス下にしたうえで起こさせてよい場合もある。
半導体の切り換わり動作は複雑である。従来、１つのダイオードに対して、セット遷移とリセット遷移はどちらもダイオードを順方向バイアス下にしたうえで起こさせている。一般的に、ダイオードを順方向バイアス下にしたうえで印加する、ダイオードを構成する多結晶半導体材料をある抵抗率状態からより高い抵抗率状態に切り換えるのに十分なリセットパルスは、それに対応する（同じ多結晶半導体材料を同じ抵抗率状態からより低い抵抗率状態へ切り換わる）セットパルスよりも振幅が低く、パルス幅が長い。
逆方向バイアス下での切り換わりは異なる動作を示す。図２に示されるような多結晶ｐ−ｉ−ｎダイオードが、逆方向バイアス下で比較的大きな切り換えパルスを受けるとする。切り換えパルスを印加した後、さらに低い例えば２Ｖの読み出しパルスを印加し、その読み出し電圧でダイオードを流れる、読み出し電流と呼ばれる電流を測定する。後続のパルスにおいて、逆方向バイアス下で切り換えパルス電圧を増加させると、２Ｖにおける後続の読み出し電流は図４に示されるように変化する。最初は、切り換えパルスの逆方向電圧および電流を増加させるにつれて、各切り換えパルスの後に読み出し電圧を印加したときの読み出し電流が増加する。すなわち、半導体材料（この場合は、シリコン）の最初の遷移は、より低い抵抗率へ向かうセット方向になることを理解するべきである。図４の位置Ｋにおいて、切り換えパルスがある特定の逆方向バイアス電圧、この例では約−１４．６Ｖに達すると、リセットが起こって読み出し電流が急に減少を始め、シリコンの抵抗率が増大する。セットの傾向が反転してダイオードのシリコンのリセットが始まる切り換え電圧は、例えば、ダイオードを構成するシリコンの、逆方向バイアス切り換えパルスの印加が開始されたときの抵抗率状態に左右される。従って、適当な電圧を選択すれば、ダイオードを逆方向バイアス下にしたうえで、ダイオードを構成する半導体材料のセットまたはリセットのいずれを起こさせることも可能であることを理解するべきである。
本発明の実施形態のメモリセルの個別のデータ状態は、ダイオードを構成する多結晶または微結晶半導体材料の抵抗率状態に対応し、これらは、読み出し電圧を印加したときに（上部導体１６と下部導体１２との間の）メモリセルに流れる電流を検出することによって識別される。任意の個別のデータ状態と任意の他の個別のデータ状態との間に流れる電流差は、状態間の差を容易に検出できるように、少なくとも２倍であることが望ましい。
このメモリセルを１度だけプログラム可能なセルまたは書き換え可能なメモリセルとして利用することができるが、さらに、２つ、３つ、４つまたはそれより多数の個別のデータ状態を有するものであってもよい。セルは、任意の順で、および順方向または逆方向バイアスのいずれを印加した状態でも、任意のデータ状態から任意の他のデータ状態へ切り換わることができる。
好ましい実施形態を数例示す。ただし、これらの例は限定を意図するものではないことを理解するべきである。当業者であれば、本発明の範囲に、ダイオードと多結晶または微結晶半導体材料を備える２端子素子にプログラムを行う他の方法も含まれることは明らかである。
１度だけプログラム可能なマルチレベルセル
本発明の好ましい実施形態において、上部および下部導体間に、多結晶半導体材料で形成されたダイオードと絶縁破壊アンチヒューズが直列に設けられている。この２端子素子は１度だけプログラム可能なマルチレベルセルとして用いられ、好ましい実施形態において、３つまたは４つの個別のデータ状態を有する。
図２に好ましいメモリセルが示されている。ダイオード２は、多結晶または微結晶半導体材料、例えばシリコン、ゲルマニウム、またはシリコンおよび／またはゲルマニウムの合金で形成されることが望ましい。ダイオード２はポリシリコンであることが最も望ましい。この例では、下部の高濃度にドープされた領域４がｎ形であり、上部の高濃度にドープされた領域８がｐ形である。しかし、ダイオードの極性を逆にしてもよい。メモリセルは、上部導体の一部、下部導体の一部および両導体間に配置されたダイオードを備える。
形成時、ダイオード２のポリシリコンは高抵抗率状態にあり、絶縁破壊アンチヒューズ１４はまだ操作を受けていない。図５ａは、各状態におけるメモリセルの電流量を示す確率プロットである。図５ａ、図６、図７、図９および図１１に示される確率プロットは、炭素または窒素でドープされていないダイオードを備えるセルを用いた、種々のプログラム方法の実施形態の例を示すものであることに留意するべきである。炭素または窒素でドープされたダイオードを備えるセルのプログラム方法は、それらの方法と同様である。図５ａを参照すると、（ダイオード２を順方向バイアス下にしたうえで）上部導体１６と下部導体１２との間に例えば２Ｖの読み出し電圧を印加した場合には、上部導体１６と下部導体１２との間に流れる読み出し電流は、ナノアンペアの範囲、例えば約５ｎＡ未満であることが望ましい。図５ａのグラフ上の領域Ｖはメモリセルの第１のデータ状態に対応する。アレイ内の一部のメモリセルにおいて、このセルはセットまたはリセットパルスを受けず、この状態はそのメモリセルのデータ状態として読み出される。この第１のデータ状態をＶ状態と呼ぶものとする。
第１の電気パルスを、好ましくはダイオード２を順方向バイアス下にしたうえで、上部導体１６と下部導体１２との間に印加する。このパルスは例えば約８Ｖ〜約１２Ｖであり、例えば約１０Ｖである。電流は例えば約８０〜約２００μＡである。パルス幅は約１００〜約５００ナノ秒であることが望ましい。この第１の電気パルスによって絶縁破壊アンチヒューズ１４が絶縁破壊され、ダイオード２の半導体材料が第１の抵抗率状態から第１の抵抗率状態よりも抵抗率の低い第２の抵抗率状態へ切り換えられる。この第２のデータ状態をＰ状態と呼ぶものとし、図５ａにおいてこの遷移を「Ｖ→Ｐ」と表示している。２Ｖの読み出し電圧で上部導体１６と下部導体１２との間に流れる電流は約１０μＡ以上である。ダイオード２を構成する半導体材料の抵抗率は約１，０００分の１〜約２，０００分の１に低下する。別の実施形態では、抵抗率の変化をより小さくするが、任意のデータ状態と任意の他のデータ状態との間の変化は少なくとも２倍とし、少なくとも３倍または５倍とすることが望ましく、より典型的には１００倍以上とすることが望ましい。アレイ内のメモリセルの一部はこのデータ状態で読み出しが行われ、これ以上のセットまたはリセットパルスを受けない。この第２のデータ状態をＰ状態と呼ぶものとする。
例えば、２Ｖにおける読み出し電流が、未プログラム状態での１×１０-8Ａから、プログラムパルスの印加後、少なくとも１×１０-5Ａに増加する場合がある。下の表は、プログラム電圧を増加させると読み出し電流が増加することを示している。表の最後の列は読み出し電流の標準偏差を示している。

プログラム プログラム後の
パルス電圧 ＋２Ｖにおける読み出し電流 １σ
＋６．４Ｖ １．１×１０-5Ａ ６．１×１０-6Ａ
＋７．４Ｖ １．７×１０-5Ａ ７．２×１０-6Ａ
＋８．４Ｖ １．８×１０-5Ａ ５．４×１０-6Ａ
上の表で示されている読み出し電流は、図２に示される、配線と酸化シリコンアンチヒューズを備えるセルのものであることに留意するべきである。配線が除外された場合の読み出し電流はさらに高い。例えば、８．４Ｖのプログラム電圧では、配線を備えないセルの読み出し電流は、＋１．５〜＋２Ｖ等の少なくとも＋１．５Ｖの読み出し電圧で、少なくとも３．５×１０-5Ａである。プログラム電圧をさらに増加させれば、読み出し電流はさらに増加すると予想される。例えば、プログラム電圧を８．４Ｖから１０Ｖに増加させれば、読み出し電流は約７０％増加して、配線を備えないセルの２Ｖの読み出し電圧での読み出し電流は約６×１０-5Ａになると予想される。前述したように、２個〜１０個のパルス等の多数のプログラムパルス、例えば３個〜５個のパルスをダイオードに印加する場合もある。
第２の電気パルスを、好ましくはダイオード２を逆方向バイアス下にしたうえで、上部導体１６と下部導体１２との間に印加する。このパルスは例えば約−８Ｖ〜約−１４Ｖであり、約−１０〜約−１２Ｖであることが望ましく、約−１１Ｖであることが望ましい。電流は例えば約８０〜約２００μＡである。パルス幅は例えば約１００ナノ秒〜約１０マイクロ秒であり、約１００ナノ秒〜約１マイクロ秒であることが望ましく、約２００〜約８００ナノ秒であることが最も望ましい。この第２の電気パルスによって、ダイオード２の半導体材料が第２の抵抗率状態から第２の抵抗率状態よりも抵抗率の高い第３の抵抗率状態へ切り換えられる。２Ｖの読み出し電圧で上部導体１６と下部導体１２との間に流れる電流は約１０〜約５００ｎＡであり、約１００〜約５００ｎＡであることが望ましい。アレイ内のメモリセルの一部はこのデータ状態で読み出しが行われ、これ以上のセットまたはリセットパルスを受けない。この第３のデータ状態をＲ状態と呼ぶものとし、図５ａにおいてこの遷移を「Ｐ→Ｒ」と表示している。
図５ｂは、図５ａに示される各ダイオード状態の、読み出し電圧に対する読み出し電流を示すプロットである。ダイオードは、最初、読み出し電流の低い状態Ｖ（未プログラムすなわち「未使用」状態と呼ぶ）から動作を始める。ダイオードは、高い順方向バイアスパルスによって、プログラム済状態Ｐに変更される。この変更は、製品として販売する前に、電力の問題がないダイオードの製造工場で行うことが望ましい。製品として販売されると、次に、ダイオードは、逆方向バイアスプログラムパルスによって、リセット状態Ｒに変更される。プログラム済状態Ｐおよびリセット状態Ｒの読み出し電流間の差は、図５ｂに示されるように、メモリセルの「ウィンドウ」を成す。製品の品質のばらつきによる影響を受けないようにするために、高いプログラム電圧および／または多数のプログラムパルスを印加することによって、このウィンドウをできるだけ大きくすることができる。
第４のデータ状態を達成するために、第３の電気パルスを、好ましくはダイオード２を順方向バイアス下にしたうえで、上部導体１６と下部導体１２との間に印加する。このパルスは、例えば約８Ｖ〜約１２Ｖ、例えば約１０Ｖであり、流れる電流は約５〜約２０μＡである。この第３の電気パルスによって、ダイオード２の半導体材料が第３の抵抗率状態から、第３の抵抗率状態よりも抵抗率が低く、好ましくは第２の抵抗率状態よりも抵抗率が高い第４の抵抗率状態へ切り換えられる。２Ｖの読み出し電圧で上部導体１６と下部導体１２との間に流れる電流は約１．５〜約４．５μＡである。アレイ内のメモリセルの一部はこのデータ状態で読み出しが行われる。このデータ状態をセット状態Ｓと呼ぶものとし、図５ａにおいてこの遷移を「Ｒ→Ｓ」と表示している。
（例えば、２Ｖの）読み出し電圧における電流の差は、任意の２つの隣接するデータ状態間で、少なくとも２倍あることが望ましい。例えば、データ状態Ｒにある任意のセルの読み出し電流は、データ状態Ｖにある任意のセルの読み出し電流の少なくとも２倍であることが望ましい。データ状態Ｓにある任意のセルの読み出し電流は、データ状態Ｒにある任意のセルの読み出し電流の少なくとも２倍であることが望ましい。データ状態Ｐにある任意のセルの読み出し電流は、データ状態Ｓにある任意のセルの読み出し電流の少なくとも２倍であることが望ましい。例えば、データ状態Ｒにおける読み出し電流は、データ状態Ｖにおける読み出し電流の２倍であってよい。データ状態Ｓにおける読み出し電流は、データ状態Ｒにおける読み出し電流の２倍であってよい。データ状態Ｐにおける読み出し電流は、データ状態Ｓにおける読み出し電流の２倍であってよい。範囲をより小さく定義すれば、読み出し電流の差は大幅に大きくなり得る。例えば、Ｖ状態でその状態における最高電流が流れるセルの読み出し電流が５ｎＡであり、Ｒ状態でその状態における最低電流が流れるセルの読み出し電流が１００ｎＡであるならば、電流の差は少なくとも２０倍になる。別の境界を選択すれば、隣接するメモリ状態間の読み出し電流の差を、確実に、少なくとも３倍にすることができる。
後述するように、セットまたはリセットパルスの印加後に、メモリセルが、定義されたデータ状態の１つに確実に切り換えられ、データ状態間の狭間にないようにするために、読み出し−ベリファイ−書き込み過程を繰り返し行ってもよい。
ここまで、あるデータ状態における最高電流とその次に高い隣接するデータ状態における最低電流との間の差について述べたが、隣接するデータ状態にあるセルの大半において、読み出し電流の差はさらに大きい。例えば、Ｖ状態にあるメモリセルの読み出し電流は１ｎＡであってもよい。Ｒ状態にあるセルの読み出し電流は１００ｎＡであってもよい。Ｓ状態にあるセルの読み出し電流は２μＡ（２，０００ｎＡ）であってもよい。Ｐ状態にあるセルの読み出し電流は２０μＡであってもよい。各隣接する状態におけるこれらの電流は１０倍以上の差がある。
４つの個別のデータ状態を有するメモリセルについて説明したが、データ状態間の識別を容易にするために、４つよりも３つのデータ状態を選択するほうが望ましい場合がある。例えば、３状態メモリセルをデータ状態Ｖで形成し、これをデータ状態Ｐにセットし、さらにデータ状態Ｒにリセットすることができる。このセルには第４のデータ状態Ｓを持たせない。この場合、隣接するデータ状態間、例えばＲおよびＰデータ状態間の差が大幅に大きくなり得る。
前述したメモリセルの１度だけプログラム可能なメモリアレイは、前述したようにプログラムすることができ、各々、（一実施形態では）３つの個別のデータ状態の１つ、または（別の実施形態では）４つの個別のデータ状態の１つにプログラムされる。これらは例に過ぎず、３つまたは４つより多数の個別の抵抗率状態とそれに対応するデータ状態を有する例もあり得ることは明らかである。
また、その一方で、１度だけプログラム可能なメモリセルのメモリアレイでは、セルを種々の方法でプログラムすることができる。例えば、図６を参照すると、図２のメモリセルは、Ｖ状態の第１の状態で形成されてもよい。好ましくは順方向バイアス下で、第１の電気パルスによって、アンチヒューズ１４が絶縁破壊され、ダイオードのポリシリコンが第１の抵抗率状態から第１の抵抗率状態よりも抵抗率の低い第２の抵抗率状態へ切り換えられる。これによりメモリセルはこの例において最も抵抗率の低いＰ状態へ遷移する。好ましくは逆方向バイアス下で、第２の電気パルスによって、ダイオードのポリシリコンが第２の抵抗率状態から第２の抵抗率状態よりも抵抗率の高い第３の抵抗率状態へ切り換えられる。これによりメモリセルはＳ状態に遷移する。好ましくは同様に逆方向バイアス下で、第３の電気パルスによって、ダイオードのポリシリコンが第３の抵抗率状態から第４の抵抗率状態へ切り換えられる。第４の抵抗率状態は第３の抵抗率状態よりも抵抗率が高い。これによりメモリセルはＲ状態に遷移する。任意のメモリセルに対して、Ｖ状態、Ｒ状態、Ｓ状態およびＰ状態の任意のデータ状態をそのメモリセルのデータ状態として読み出すことができる。それぞれの遷移が図６に表示されている。４つの個別のデータ状態が示されているが、所望に応じて、状態数を３つに、または４つよりも多くすることも可能である。
さらに別の実施形態では、連続した電気パルスの各々によって、ダイオードの半導体材料を連続的に低い抵抗率状態へ切り換えることができる。例えば、図７に示されるように、メモリセルは、初期Ｖ状態からＲ状態へ、Ｒ状態からＳ状態へ、さらにＳ状態からＰ状態へと進むことができる。各状態の読み出し電流はその前の状態の読み出し電流の少なくとも２倍であり、それぞれ１つの個別のデータ状態に対応する。この方式は、セルにアンチヒューズが含まれていない場合に最も有利となる場合がある。この例において、パルスの印加は、順方向または逆方向いずれのバイアスを印加した状態でも行うことができる。別の実施形態では、データ状態は３つであってもよいし４つより多くてもよい。
一実施形態において、メモリセルは、図８に示される、下部の高濃度にドープされたｐ形領域４、中央部の真性もしくは低濃度にドープされた領域６、および上部の高濃度にドープされたｎ形領域８を含む、ポリシリコンまたは微結晶ダイオード２を備える。前述した実施形態と同様に、このダイオード２は、絶縁破壊アンチヒューズとともに上部および下部導体間に、絶縁破壊アンチヒューズと直列に配置することができる。下部の高濃度にドープされたｐ形領域４は、積層時にその場でドープしてもよい。すなわち、薄膜の形成とともにドーパント原子が薄膜の中に取り込まれるように、ポリシリコンの堆積中にホウ素等のｐ形ドーパントを供給するガスを流すことによってドープしてもよい。
図９を参照する。このメモリセルを、２Ｖの読み出し電圧で上部導体１６と下部導体１２との間の電流が約８０ｎＡ未満の、Ｖ状態で形成することが発見された。好ましくは例えば約８Ｖの順方向バイアス下で、第１の電気パルスによって、絶縁破壊アンチヒューズ１４がある場合には、それが絶縁破壊され、ダイオード２のポリシリコンが第１の抵抗率状態から第１の抵抗率状態よりも抵抗率の低い第２の抵抗率状態へ切り換えられる。これによりメモリセルはデータ状態Ｐに遷移する。データ状態Ｐにおいて、前述した読み出し電圧での上部導体１６と下部導体１２との間の電流は約１μＡ〜約４μＡである。好ましくは逆方向バイアス下で、第２の電気パルスによって、ダイオード２のポリシリコンが第２の抵抗率状態から第１の抵抗率状態よりも抵抗率の低い第３の抵抗率状態へ切り換えられる。この第３の抵抗率状態はデータ状態Ｍに対応する。データ状態Ｍにおいて、前述した読み出し電圧での上部導体１６と下部導体１２との間の電流は約１０μＡ超である。前述した実施形態と同様に、隣接するデータ状態にある任意のセル間（状態Ｖでその状態における最高電流が流れるセルと状態Ｐでその状態における最低電流が流れるセルとの間、または状態Ｐでその状態における最高電流が流れるセルと状態Ｍでその状態における最低電流が流れるセルとの間）の電流の差は、少なくとも２倍であることが望ましく、３倍以上であることが望ましい。データ状態Ｖ、ＰまたはＭの任意のデータ状態をそのメモリセルのデータ状態として検出することができる。
図４において、半導体ダイオードが逆方向バイアスを受けると、一般的に、半導体材料は最初、低抵抗率状態へセット遷移し、次に、電圧を増加させると、高抵抗率状態へリセット遷移することが示された。しかし、上部の高濃度にドープされたｎ形領域８と、好ましくは、その場でのドーピングによってｐ形ドーパントをドープして形成された下部の高濃度にドープされた領域４とを有するこの特殊なダイオードに関して、逆方向バイアス電圧の増加によって起こるセット遷移からリセット遷移への転換は、他のダイオードの実施形態ほど急にまたは急勾配で起こらない。これは、このようなダイオードでは、逆方向バイアス下でのセット遷移のほうが制御が容易であることを意味する。
書き換え可能なメモリセル
別の実施形態群では、メモリセルが、２つまたは３つのデータ状態間で繰返し切り換え可能な（書き換え可能な）メモリセルとして動作する。
図１０は、書き換え可能なメモリセルとして機能可能なメモリセルを示している。このメモリセルは、絶縁破壊アンチヒューズが含まれないこと以外は、図２に示されるものと同じである。ほとんどの書き換え可能な実施形態はメモリセルにアンチヒューズを含まない。しかし、所望の場合には、アンチヒューズが含まれてもよい。ここで、図１５ａ〜図１５ｃに関してより詳しく後述するように、ダイオードの上下のセルにＴｉＮ層が含まれてもよいことに留意するべきである。
図１１を参照すると、第１の好ましい実施形態において、メモリセルは、２Ｖにおける電流を約５ｎＡ以下の高抵抗率状態Ｖで形成する。大半の書き換え可能な実施形態において、初期Ｖ状態はメモリセルのデータ状態として利用しない。第１の電気パルスを、好ましくはダイオード２を順方向バイアス下にしたうえで、上部導体１６と下部導体１２との間に印加する。このパルスは例えば約８〜約１２Ｖであり、約１０Ｖであることが望ましい。この第１の電気パルスによって、ダイオード２の半導体材料が第１の抵抗率状態から第１の抵抗率状態よりも抵抗率の低い第２の抵抗率状態Ｐへ切り換えられる。好ましい実施形態において、Ｐ状態もメモリセルのデータ状態として利用されない。しかし、別の実施形態では、Ｐ状態がメモリセルのデータ状態として利用される。
第２の電気パルスを、好ましくはダイオード２を逆方向バイアス下にしたうえで、上部導体１６と下部導体１２との間に印加する。このパルスは例えば約−８〜約−１４Ｖであり、約−９〜約−１３Ｖであることが望ましく、約−１０または−１１Ｖであることがより望ましい。必要な電圧は真性領域の厚さに応じて変化する。この第２の電気パルスによって、ダイオード２の半導体材料が第２の抵抗率状態から第２の抵抗率状態よりも抵抗率の高い第３の抵抗率状態Ｒへ切り換えられる。好ましい実施形態において、Ｒ状態はメモリセルのデータ状態に対応する。
上部導体１６と下部導体１２との間への第３の電気パルスの印加を、好ましくは順方向バイアス下で行うこともできる。このパルスは例えば約５．５〜約９Ｖであり、約６．５Ｖであることが望ましい。それに対応する電流は約１０〜約２００μＡであり、約５０〜約１００μＡであることが望ましい。この第３の電気パルスによって、ダイオード２の半導体材料が第３の抵抗率状態Ｒから第３の抵抗率状態よりも抵抗率の低い第４の抵抗率状態Ｓへ切り換えられる。好ましい実施形態において、Ｓ状態はメモリセルのデータ状態に対応する。
この書き換え可能な２状態の実施形態では、Ｒ状態とＳ状態がデータ状態として検出される。すなわち、読み出される。メモリセルをこれらの２状態間で繰返し切り換えることができる。例えば、好ましくはダイオード２を逆方向バイアス下にしたうえで、第４の電気パルスによって、ダイオードの半導体材料が第４の抵抗率状態Ｓから、実質的に第３の抵抗率状態Ｒと同一の、第５の抵抗率状態Ｓへ切り換えられる。好ましくはダイオード２を順方向バイアス下にしたうえで、第５の電気パルスによって、ダイオードの半導体材料が第５の抵抗率状態Ｒから、第４の抵抗率状態Ｓ等と実質的に同一の、第６の抵抗率状態Ｓに切り換えられる。メモリセルを初期Ｖ状態および第２のＰ状態へ戻すほうが困難な場合がある。従って、書き換え可能なメモリセルにおいて、これらの状態をデータ状態として利用しない場合がある。その場合、エンドユーザがメモリアレイを入手する前に、例えば、工場または試験施設で、または販売業者によって販売前に、第１の電気パルスによってセルを初期Ｖ状態からＰ状態へ切り換え、さらに第２の電気パルスによってセルをＰ状態からＲ状態へ切り換えておくことが望ましい。別の実施形態では、エンドユーザがメモリアレイを入手する前に、第１の電気パルスによってセルを初期Ｖ状態からＰ状態へのみ切り換えておくことが望ましい場合もある。
図１１からわかるように、この例において、例えば２Ｖの読み出し電圧で上部導体１６と下部導体１２との間に流れる電流で、あるデータ状態にある任意のセルとその隣接するデータ状態にある任意のセルとに流れる電流、この例ではＲデータ状態（約１０〜約５００ｎＡ）とＳデータ状態（約１．５〜約４．５μＡ）の差は少なくとも３倍ある。各データ状態に対して選択された範囲に応じて、電流の差は２倍、３倍、５倍、またはそれよりも多くなり得る。
別の実施形態では、書き換え可能なメモリセルを、３つ以上のデータ状態間で任意の順に切り換えることができる。ダイオードに順方向または逆方向バイアスのいずれかを印加した状態で、セットまたはリセット遷移のいずれかを行うことができる。
前述した１度だけプログラム可能な実施形態と書き換え可能な実施形態の両方では、データ状態が、ダイオードを構成する多結晶または微結晶半導体材料の抵抗率状態に対応することに留意するべきである。データ状態は、本発明の譲受人が所有し、本願明細書において参照により援用されている、２００６年３月３１日に出願されたHernerらによる「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願第１１／３９５，９９５号（特許文献４）に記載されているような、抵抗率が切り換わる酸化または窒化金属の抵抗率状態に対応するものではない。
逆方向バイアスセットおよびリセット
ここまで説明した実施形態によって形成されプログラムされたメモリセルのアレイでは、逆方向バイアス下でセルが大電圧を受ける過程は、いずれも、順方向バイアス印加状態で行う過程に比べて、漏洩電流を低減した。
図１２を参照する。選択したセルＳを順方向バイアス下にしたうえで１０Ｖを印加するものとする。（実際に用いる電圧は、セルの構造、ドーパント濃度、真性領域の高さ等を含む多くの因子に依存する。１０Ｖはあくまで例に過ぎない。）ビット線Ｂ０を１０Ｖに設定し、ワード線Ｗ０を接地電圧に設定する。（選択されたセルＳと、ビット線Ｂ０を共有する）半選択されたセルＦが確実にダイオードの立ち上がり電圧未満にとどまるように、ワード線Ｗ１をビット線Ｂ０の電圧未満でかつそれに比較的近い電圧に設定する。例えば、Ｆセルに０．７Ｖが印加されるように、ワード線Ｗ１を９．３Ｖに設定してもよい（１つのＦセルしか示されていないが、Ｆセルが数百個、数千個またはそれより多数であってもよい）。同様に、（選択されたセルＳとワード線Ｗ０を共有する）半選択されたセルＨが確実にダイオードの立ち上がり電圧未満にとどまるように、ビット線Ｂ１をワード線Ｗ０の電圧より高くかつそれに比較的近い電圧に設定する。例えば、セルＨに０．７Ｖが印加されるように、ビット線Ｂ１を０．７Ｖに設定してもよい（同様に、Ｈセルが数千個あってもよい）。選択されたセルＳと、ワード線Ｗ０またはビット線Ｂ０のいずれも共有しない、非選択セルＵは−８．６Ｖを受ける。数百万個の非選択セルＵが存在し得るので、これによってアレイ内に非常に高い漏洩電流が生じる。
図１３は、メモリセルに大きな逆方向バイアスを、例えばリセットパルスとして、印加するのに有利なバイアス方式を示している。ビット線Ｂ０を−５Ｖに、ワード線Ｗ０を５Ｖに設定することによって、選択されたセルＳに−１０Ｖが印加される。ダイオードは逆方向バイアスが印加された状態になる。意図しないセットまたはリセットが起きないように、半選択された両セルＦおよびＨに十分低い逆方向バイアスを印加した状態で、ワード線Ｗ１とビット線Ｂ１を接地電圧に設定することによって、両セルＦおよびＨは−５Ｖを受ける。一般的に、逆方向バイアス下でのセットまたはリセットは、ダイオードが逆方向絶縁破壊を起こす、通常−５Ｖ超の電圧において、またはその近傍において起きるようである。
この方式を用いれば、非選択セルＵに電圧が加わらないので、逆方向漏洩電流が生じない。その結果、帯域幅を大幅に拡大させることができる。
図１３のバイアス印加方式は一例に過ぎず、他にも多くの方式を用いることができることは明らかである。例えば、ビット線Ｂ０を０Ｖに、ワード線Ｗ０を−１０Ｖに、ビット線Ｂ１とワード線Ｗ１を−５Ｖに設定することができる。選択されたセルＳ、半選択されたセルＨおよびＦならびに非選択セルＵに加わる電圧は図１３の方式と同じになる。別の例において、ビット線Ｂ０を接地電圧に、ワード線Ｗ０を１０Ｖに、ビット線Ｂ１およびワード線Ｗ１をそれぞれ５Ｖに設定する。
セットとリセットの繰返し
ここまで、適当な電気パルスの印加によって、ダイオードの半導体材料をある抵抗率状態から別の抵抗率状態へ切り換え、メモリセルを２つの個別のデータ状態間で切り換えることについて説明した。実際には、これらのセットおよびリセット工程は、繰返し過程であってもよい。
前述したように、隣接するデータ状態間の読み出し電流の差は少なくとも２倍であることが望ましい。多くの実施形態では、各データ状態の電流範囲を、電流差が３倍、５倍、１０倍、またはそれより大きくなるように隔ててとることが望ましい場合がある。
図１４を参照すると、前述したように、データ状態Ｖは、２Ｖの読み出し電圧で５ｎＡ以下の読み出し電流として定義可能である。データ状態Ｒは、約１０〜約５００ｎＡの読み出し電流として、データ状態Ｓは、約１．５〜約４．５μＡの読み出し電流として、データ状態Ｐは、約１０μＡ超の読み出し電流として定義可能である。当業者にはこれらが例に過ぎないことは明らかである。例えば、別の実施形態では、データ状態Ｖの読み出し電流は、２Ｖの読み出し電圧で約５ｎＡ以下であるが、その範囲はより小さく定義されてもよい。実際の読み出し電流は、セルの特性、アレイの構造、選択された読み出し電圧およびその他の多くの因子に応じて変化する。
１度だけプログラム可能なメモリセルがデータ状態Ｐにあるとする。逆方向バイアス下で電気パルスをメモリセルに印加して、セルをデータ状態Ｓに切り換える。しかし、場合によっては、電気パルスの印加後、読み出し電流が所望の範囲にない可能性がある。すなわち、ダイオードの半導体材料の抵抗率状態が、意図するよりも高いかまたは低い。例えば、電気パルスの印加後、メモリセルの読み出し電流が、Ｓ状態およびＰ状態の電流範囲間の、グラフ上のＱで示される位置にあるとする。
メモリセルを所望のデータ状態に切り換えるために電気パルスを印加した後、所望のデータ状態に達したか否かを判定するために、メモリセルの読み出しを行ってもよい。所望のデータ状態に達していなければ、追加パルスを印加する。例えば、電流Ｑが検出された場合、追加のリセットパルスを印加して半導体材料の抵抗率を増加させ、Ｓデータ状態に対応する範囲へ読み出し電流を減少させる。前述したように、このセットパルスは、順方向または逆方向バイアスのいずれを印加した状態で印加してもよい。１個または複数の追加のパルスは、最初のパルスよりも振幅（電圧または電流）が高くてもよい。または、最初のパルスよりもパルス幅が長いかまたは短くてもよい。追加のセットパルスの後、再びセルの読み出しを行い、読み出し電流が所望の範囲に入るまで適当なセットまたはリセットパルスを印加する。
前述したダイオードを含むメモリセル等の２端子素子において、読み出しを行ってセットまたはリセットのベリファイを行い、必要ならば調節を行うことが特に有利である。ダイオードに大きな逆方向バイアスを印加すると、ダイオードを損傷する場合があるため、ダイオードを逆方向バイアス下にしたうえでセットまたはリセットを行う場合には、逆方向バイアス電圧を最小化することが有利である。
製造に関する考察
両方とも、本発明の譲受人が所有し、本願明細書において参照により援用されている、２００６年６月８日に出願されたHernerらによる「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献５）、および２００４年９月２９日に出願されたHernerによる「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献６）には、ポリシリコンが適当なケイ化物に隣接して結晶化すると、そのポリシリコンの物性が変化することが記載されている。ケイ化コバルトおよびケイ化チタン等のある種のケイ化金属は、シリコンに非常に近い格子構造を有している。非晶質または微結晶シリコンがこれらのケイ化物の１つに接触して結晶化するとき、そのケイ化物の結晶格子が、結晶化中のシリコンの鋳型となる。その結果形成されるポリシリコンは、高い秩序構造を有するとともに、比較的欠陥密度が低いものとなる。この高品質ポリシリコンは、導電性増強(conductivity-enhancing)ドーパントでドープされると、形成時、比較的高い導電性を有する。
対照的に、非晶質または微結晶シリコン材料が、格子整合性が高い、ケイ化物を有するシリコンと接触せず、例えば格子整合性が非常に低い二酸化シリコンおよび窒化チタン等の材料とのみ接触して結晶化すると、その結果形成されるポリシリコンにはより多くの欠陥が含まれ、このように結晶化した、ドープされたポリシリコンの形成時の導電性は大幅に低くなる。
本発明は、ダイオードを形成する半導体材料を２つ以上の抵抗率状態間で切り換えることによって、所定の読み出し電圧でダイオードに流れる電流量を変化させ、個々の電流量（および抵抗率状態）が個別のデータ状態に対応するという態様を有するが、結晶化の鋳型となるケイ化物または類似の材料に隣接して結晶化していない、高欠陥密度シリコン（あるいはゲルマニウムまたはシリコン−ゲルマニウム合金等の他の適当な半導体材料）で形成されたダイオードが最も有利な切り換わり動作を示すことが発見された。
特定の理論に縛られることを望むものではないが、観察された抵抗率の変化の説明となりそうな１つのメカニズムによれば、しきい値電圧を超えるセットパルスによって、ドーパント原子が不活性となっている粒界からドーパント原子が結晶体内へ移動して、半導体材料の導電率を増加させ、抵抗を減少させると考えられる。その一方で、リセットパルスによって、ドーパント原子が粒界に戻り、導電率を減少させ、抵抗を増加させると考えられる。しかし、多結晶材料の秩序度の増大および減少等、他のメカニズムが前述したメカニズムと同時に、またはその代わりに働いている可能性も考えられる。
適当なケイ化物に隣接して結晶化した、欠陥密度の非常に低いシリコンの抵抗率状態は、半導体材料がより高密度の粒内(intragrain)欠陥（例えば、微小双晶(microtwin)欠陥）を有する場合ほど容易に切り換えることはできないことが発見された。欠陥の存在、またはより多数の粒界の存在によって、切り換えが容易になる可能性が考えられる。従って、好ましい実施形態において、ダイオードを形成する多結晶または微結晶材料の結晶化は、格子整合性の低い材料に隣接させずに行う。低い格子整合性とは、例えば約３％以下の格子整合性である。
切り換わり動作は真性領域内の変化に集中している可能性が証拠により示された。切り換え動作は抵抗器およびｐ−ｎダイオードにおいても観察され、ｐ−ｉ−ｎダイオードのみに限られるものではないが、ｐ−ｉ−ｎダイオードを用いることが特に有利であると考えられる。これまで説明した実施形態はｐ−ｉ−ｎダイオードを含むものであった。しかし、別の実施形態において、ダイオードが、ｐ−ｉ−ｎダイオードではなく、真性領域がほとんどまたは全くないｐ−ｎダイオードであってもよい。
本発明の好ましい実施形態を製造するための詳細例を説明する。２００２年１２月１９日に出願され、その後放棄された、本願明細書において参照により援用されている、Hernerらによる「An Improved Method for Making High Density Nonvolatile Memory 」という米国特許出願第１０／３２０，４７０号（特許文献７）に記載された製造の詳細が、特許文献３記載の情報と同様に、これらの実施形態のダイオードの形成において有用である。本発明の譲受人が所有し、本願明細書において参照により援用されている、２００４年１２月１７日に出願されたHernerらによる「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」という米国特許出願第１１／０１５，８２４号（特許文献８）からも有用な情報を得ることができる。本発明が曖昧になるのを避けるため、これらの特許出願に記載された詳細の全てを記載することはしないが、これらの特許出願に記載された情報で除外を意図するものはないことを理解するべきである。
本発明の一実施形態による、単一のメモリレベルの製造方法を詳述する。追加のメモリレベルを、各メモリレベルの下のメモリレベル上にモノリシック的に形成して、積層することができる。この実施形態では、多結晶半導体ダイオードが切り換え可能なメモリ要素の機能を果たす。
図１５ａを参照すると、基板１００よりメモリの形成が開始する。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ族化合物、ＩＩＩ−Ｖ族化合物、ＩＩ−ＶＩＩ族化合物、以上のような基板上のエピタキシャル層、またはその他の任意の半導体材料等、当該技術分野において周知の任意の半導体基板であってよい。基板に集積回路が形成されて含まれてもよい。
基板１００上に絶縁層１０２が形成される。絶縁層１０２は、酸化シリコン、窒化シリコン、高誘電性薄膜、Ｓｉ−Ｃ−Ｏ−Ｈ薄膜、またはその他の任意の適当な絶縁材料であってよい。
基板および絶縁体上に第１の導体２００が形成される。導電体層１０６の絶縁層１０２への接着を助けるために、絶縁層１０２と導電体層１０６との間に接着層１０４が含まれてもよい。上の導電体層がタングステンであれば、窒化チタンが接着層１０４として望ましい。
次に堆積させる層は導電体層１０６である。導電体層１０６は、タングステン、あるいはタンタル、チタン、銅、コバルトまたはそれらの合金等の他の材料等、当該技術分野において周知の任意の導電材料を含むものであってよい。
導体線路を形成するための全ての層を堆積させると、任意の適当なマスキングおよびエッチング処理過程を用いて、層のパターニングおよびエッチングを行い、図１５ａに断面が示される、実質的に平行かつ実質的に同一平面内にある導体２００を形成する。一実施形態では、フォトレジストを堆積させ、フォトリソグラフィによってパターニングを行い、さらに層のエッチングを行う。さらに、標準的な処理技術を用いてフォトレジストを除去する。この代わりに、ダマシン法によって導体２００を形成することも可能である。
次に、誘電体材料１０８を導体線路２００上および線路間に堆積させる。誘電体材料１０８は、酸化シリコン、窒化シリコン、または酸窒化シリコン等、任意の周知の電気的絶縁材料であってよい。好ましい実施形態では、二酸化シリコンが誘電体材料１０８として用いられる。
最後に、導体線路２００上の余分な誘電体材料１０８を除去して、誘電体材料１０８によって隔てられた導体線路２００の頂部を露出させ、実質的に平坦な表面１０９を残す。これにより形成された構造が図１５ａに示されている。余分な誘電体材料を除去して平坦な表面１０９を形成するこの工程は、化学的機械的平坦化（ＣＭＰ）またはエッチバック等の、当該技術分野において周知の任意の処理過程によって行うことができる。本願明細書において参照により援用されている、２００４年６月３０日に出願されたRaghuramらによる「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献９）に、好都合に利用可能なエッチバック技術が記載されている。この段階で、複数の実質的に平行な第１の導体が基板１００上の第１の高さに形成された。
次に、図１５ｂを参照すると、完成した導体線路２００上に垂直ピラーの形成を行う。（紙面の節約のために基板１００は図１５ｂに示されていないが、その存在は仮定されているものとする。）導体線路の平坦化の後、遮蔽層１１０を最初の層として堆積させることが望ましい。遮蔽層において、窒化タングステン、窒化タンタル、窒化チタン、またはこれらの材料の組み合わせ等の、任意の適当な材料を用いることができる。好ましい実施形態では、窒化チタンが遮蔽層として用いられる。遮蔽層が窒化チタンである場合には、前述した接着層と同じ方法でそれを堆積させることができる。
次に、ピラーを形成するパターニングを行う半導体材料を堆積させる。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金あるいはその他の適当な半導体または半導体合金であってよい。便宜上、この説明ではこの半導体材料をシリコンと呼ぶ。しかし、当業者は、シリコンの代わりにこれらの他の適当な材料のいずれを選択してもよいことを理解するべきである。
好ましい実施形態において、ピラーは半導体接合ダイオードを含む。本願明細書において、接合ダイオードの用語は、非オーミック伝導物性を有し、２つの端子電極を備え、一方の電極側はｐ形、他方の電極側はｎ形の半導体材料で形成された半導体素子を指すものとして用いる。ｐ形半導体材料とｎ形半導体材料とが互いに接触した、ツェナー・ダイオード等のｐ−ｎダイオードおよびｎ−ｐダイオード、ならびに真性（ドープされていない）半導体材料がｐ形半導体材料とｎ形半導体材料との間に介在するｐ−ｉ−ｎダイオードが、その例である。
下部の高濃度にドープされた領域１１２は、当該技術分野において周知の任意の堆積方法およびドーピング方法によって形成することができる。シリコンの堆積後にドーピングを行うこともできるが、シリコンの堆積中にｎ形ドーパント原子、例えばリンを供給するドナーガスを流すことによってその場でドーピングを行うことが望ましい。高濃度にドープされた領域１１２の厚さは約１００〜約８００オングストロームであることが望ましい。
真性領域１１４は当該技術分野において周知の任意の方法によって形成することができる。層１１４は、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの任意の合金であってよい。その厚さは約１，１００〜約３，３００オングストロームであり、約２，０００オングストロームであることが望ましい。
図１５ｂを再び参照すると、下の遮蔽層１１０とともに堆積が行われた半導体層１１４および１１２が、パターニングおよびエッチングを施されて、ピラー３００を形成する。各ピラー３００が導体２００上に形成されるように、ピラー３００は、その下の導体２００とほぼ同じ周期およびほぼ同じ幅を有する必要がある。ある程度のずれは許容可能である。
ピラー３００は、任意の適当なマスキングおよびエッチング処理過程を用いて形成することができる。例えば、標準的なフォトリソグラフィ技術を用いてフォトレジストの堆積およびパターニングを行い、さらにエッチングを行った後、フォトレジストを除去することができる。別の方法として、半導体層を多層積層した上に下層反射防止膜（ＢＡＲＣ）を形成し、その上に他の材料、例えば二酸化シリコンからなる、ハードマスクを形成して、パターニングおよびエッチングを行うこともできる。同様に、反射防止絶縁膜（ＤＡＲＣ）をハードマスクとして用いることもできる。
本発明によるメモリアレイの形成に用いる任意のフォトリソグラフィ工程を行うために、両方とも本発明の譲受人が所有し、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenによる「Photomask Features with Interior Nonprinting Window Using lternating Phase Shifting 」という米国特許出願第１０／７２８，４３６号（特許文献１０）、または２００４年４月１日に出願されたChenによる「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１１）に記載されたフォトリソグラフィ技術を好都合に用いることができる。
誘電体材料１０８を半導体ピラー３００上およびピラー間に堆積させ、それらの間の空隙を埋める。誘電体材料１０８は、酸化シリコン、窒化シリコンまたは酸窒化シリコン等の、任意の周知の電気的絶縁材料であってよい。好ましい実施形態において、二酸化シリコンを絶縁材料として用いる。
次に、ピラー３００上の誘電体材料を除去して、誘電体材料１０８によって隔てられたピラー３００の頂部を露出させ、実質的に平坦な表面を残す。この余分な誘電体材料の除去は、ＣＭＰまたはエッチバック等の、当該技術分野において周知の任意の処理過程によって行うことができる。ＣＭＰまたはエッチバックを行った後、イオン注入を行い、高濃度にドープされたｐ形上部領域１１６を形成する。ｐ形ドーパントはホウ素またはＢＣｌ3であることが望ましい。この注入工程によってダイオード１１１の形成が完了する。完成した構造が図１５ｂに示されている。以上のように形成されたダイオードでは、下部の高濃度にドープされた領域１１２がｎ形であり、上部の高濃度にドープされた領域１１６がｐ形であるが、極性が逆であってもよいことは明らかである。
炭素および／または窒素ドーパントのダイオードへの取り込みは、ダイオードの製造過程における任意の適当なタイミングで、好ましくはダイオード上に上部電極を形成する前に、イオン注入、プラズマドーピング、気相拡散、またはダイオード層堆積時のその場でのドーピング等の、任意の適当な方法で行ってよい。例えば、炭素および／または窒素を、余分な誘電体材料の平坦化工程の後で、ダイオードにイオン注入してもよい。炭素および／または窒素イオン注入を行うのは、ｐ+ イオン注入の前でもよいし後でもよい。別の方法として、ｐ+ 領域１１６を、真性領域１１４に注入するのでなく、真性領域１１４上に堆積させる場合には、炭素および／または窒素イオン注入を、真性領域１１４の堆積後、かつｐ+ 領域１１６の堆積前に行ってもよい。同様に、ダイオード領域１１４および／または１１６を、領域１１４および／または１１６の堆積後、窒素および／または炭素を含むガスまたはプラズマに曝露して、これらの領域１１４および／または１１６を炭素および／または窒素でドープしてもよい。
炭素および／または窒素でその場でドープされる場合には、炭素および／または窒素を含むガス（例えば、メタンまたはアンモニア等）を、低圧化学気相成長（ＬＰＣＶＤ）またはプラズマ化学気相成長（ＰＥＣＶＤ）等の化学気相成長（ＣＶＤ）によるシリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオード層の堆積に用いる、シリコンまたはゲルマニウムを含む原料ガス（シランまたはゲルマン等）に加える。
図１５ｃを参照すると、次に、任意に設ける絶縁破壊アンチヒューズ層１１８を、各々が高濃度にドープされた領域１１６上に形成する。アンチヒューズ層１１８は、その下のシリコンを、高速熱アニールにおいて、例えば約６００度で酸化させて形成した二酸化シリコン層であることが望ましい。アンチヒューズ層１１８の厚さは、約２０〜約４０オングストローム等、約１０〜約１００オングストロームであってよい。別の方法として、アンチヒューズ層１１８を堆積形成することもできる。
上部導体４００を、下部導体２００と同様に、例えば、接着層１２０および導電体層１２２を堆積させることによって形成することができる。接着層１２０は窒化チタンで形成されたものであることが望ましく、導電体層１２２はタングステンで形成されたものであることが望ましい。次に、任意の適当なマスキングおよびエッチング技術を用いて、導電体層１２２および接着層１２０のパターニングおよびエッチングを行い、図１５ｃに示される、紙面の左から右へ伸びる、実質的に平行に、実質的に同一平面内に並ぶ導体４００を形成する。好ましい実施形態では、フォトリソグラフィによりフォトレジストを堆積させてパターニングを行い、さらに層のエッチングを行った後、標準的な処理技術を用いてフォトレジストを除去する。
次に、誘電体材料（図示せず）を導体線路４００上および線路間に堆積させる。誘電体材料は、酸化シリコン、窒化シリコン、または酸窒化シリコン等の、任意の周知の電気的絶縁材料であってよい。好ましい実施形態では、酸化シリコンをこの誘電体材料として用いる。
第１のメモリレベルの形成について説明した。この第１のメモリレベル上に追加のメモリレベルを形成して、モノリシックな３次元メモリアレイを形成することができる。実施形態には、メモリレベルの間で導体を共有できるものがある。すなわち、上部導体４００が次のメモリレベルの下部導体の役割を兼ねる。別の実施形態では、図１５ｃの第１のメモリレベル上に中間誘電体層（図示せず）を形成して、その表面を平坦化し、この平坦化された中間誘電体層上から、導体を共有しない第２のメモリレベルの構築を開始する。
モノリシックな３次元メモリアレイとは、ウェハ等の単一の基板上に、他の基板を介在させることなく、多数のメモリレベルを形成したものである。１つのメモリレベルを形成する層を、１つまたは複数の既存のレベル上に直接、堆積すなわち成長させる。それに対して、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１２）に記載されているように、従来、積層メモリは、別々の基板上にメモリレベルを形成して、そのメモリレベルを互いのレベル上に接着することによって構築されていた。結合前に基板を薄くするか、またはメモリレベルから除去してもよいが、メモリレベルを初めに別々の基板上に形成するため、このようなメモリは真のモノリシックな３次元メモリアレイではない。
基板上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板上の第１の高さに形成された第１のメモリレベルと、第１の高さと異なる第２の高さに形成された第２のメモリレベルとを含む。このようなマルチレベルアレイにおいて、基板上に３レベル、４レベル、８レベル、または実際には何レベルでも任意にメモリレベルを形成することができる。
同様のアレイを形成する別の方法として、ダマシン構造を用いて導体を形成する方法が、本発明の譲受人が所有し、本願明細書において参照により援用されている、２００６年５月３１日に出願されたRadigan らによる「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献１３）に記載されている。特許文献１３の方法を、本発明によるアレイを形成する代替の方法として用いてもよい。
他の実施形態
ここまで説明した実施形態に加えて、多結晶または微結晶半導体材料の抵抗率状態にデータ状態が格納されるメモリセルとして、他にも多くの実施形態が可能であり、本発明の範囲に含まれる。他の可能な実施形態を数例説明するが、これらによって全ての実施形態を網羅できるものではなく、そのように意図するものでもない。
図１６は、ダイオード１１１と直列に形成された切り換え可能なメモリ要素１１７を示している。切り換え可能なメモリ要素１１７は、前述した電気パルスを用いて抵抗率状態間の切り換えを行う半導体材料で形成される。ダイオードの半導体材料を欠陥密度が非常に低く切り換え動作をほとんどまたは全くしないものにするため、ダイオードを、前述したように、結晶化の鋳型となる、ケイ化コバルト等のケイ化物に隣接して結晶化させることが望ましい。切り換え可能なメモリ要素１１７を、上部の高濃度にドープされた領域１１６と同じ導電形にドープすることが望ましく、そのようにドープするべきである。この素子の製造方法が、その全体が本願明細書において参照により援用されている、２００５年９月２８日に出願された米国特許出願第１１／２３７，１６７号（特許文献１４）に記載されている。
図１７ａ〜図１７ｃは、本発明の非限定的な実施例による素子の確率プロットを示している。特に、図は、１つのウェハあたり２４個のメモリセルを備える素子の確率プロットであり、最初のセット（またはプログラム）およびリセット操作後の、ほぼ室温における−５．５Ｖのバイアスでの逆方向漏洩電流を示している。図１７ａは、ダイオードを炭素または窒素で意図的にドープしていない（すなわち、ダイオードにｐ+ 注入以外の注入が行われていない）比較例の素子を示している。リセット後のダイオードの逆方向漏洩電流の中央値は４．５×１０-10 Ａである。図１７ｂは、ダイオードが、ｐ+ 注入に加えて、総量２×１０15／ｃｍ2 の５０ｋｅＶのＮ+ 注入を受けた、本発明の一実施例の素子を示している。リセット後のダイオードの逆方向漏洩電流の中央値は１．３×１０-10 Ａである。図１７ｃは、ダイオードが、ｐ+ 注入に加えて、総量５×１０15／ｃｍ2 の５０ｋｅＶのＣ+ 注入を受けた、本発明の別の実施例の素子を示している。リセット後のダイオードの逆方向漏洩電流の中央値は３．３×１０-10 Ａである。これらの図からわかるように、逆方向すなわち漏洩電流は、窒素または炭素を注入した素子のほうが、窒素または炭素を意図的にドープしていない素子よりも大幅に低い。例えば、ダイオードに炭素または窒素を注入した素子の漏洩電流は、高抵抗率状態（リセット状態）において、−５．５Ｖで４×１０-10 Ａ未満（１．３〜３．３×１０-10 Ａ等）であった。その一方で、比較例の素子の漏洩電流は、高抵抗率状態（リセット状態）において、−５．５Ｖで４×１０-10 Ａ超（４．５×１０-10 Ａ）であった。
特定の理論に縛られることを望むものではないが、本願の発明者らは、炭素種または窒素種がシリコンダイオード内のダングリングボンドに結合して、それらを不動態化する可能性があると考えている。ダイオード内の電気的活性欠陥源であるダングリングボンドを削減または除去することによって、漏洩電流が低減する可能性がある。
本願明細書において詳細な製造方法を説明したが、同じ構造を形成するために他の任意の方法を用いることができ、その効果は本発明の範囲に含まれる。前述した詳細な説明は、本発明が取ることのできる多くの形態の数例を述べたに過ぎない。従って、この詳細な説明は例示を目的とするものであり、限定を目的とするものではない。本発明の範囲を定義することを意図するのは、全ての均等物を含む、特許請求の範囲のみである。本願明細書に記載された全ての参考文献、特許および特許出願の全体が、参照により援用されている。

Claims (40)

  1. 不揮発性メモリ素子であって、
    炭素または窒素の少なくともいずれかを不可避の不純物レベルの濃度よりも高い濃度でドープする、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオードを備える少なくとも１つの不揮発性メモリセルを備える不揮発性メモリ素子。
  2. 請求項１記載の素子において、
    前記少なくとも１つの不揮発性メモリセルと電気的に接触した第１の電極と第２の電極とをさらに備える素子。
  3. 請求項２記載の素子において、
    使用時、前記ダイオードが、印加バイアスに応答して第１の抵抗率状態から前記第１の抵抗率状態と異なる第２の抵抗率状態へ切り換わることによって、前記不揮発性メモリセルの読み出し／書き込み要素として機能する素子。
  4. 請求項２記載の素子において、
    前記不揮発性メモリセルが、前記ダイオードと、前記ダイオードと電気的に接触した前記第１および第２の電極とから実質的になる素子。
  5. 請求項２記載の素子において、
    前記不揮発性メモリセルが、第１および第２の電極と、前記ダイオードと、アンチヒューズとから実質的になり、
    前記ダイオードと前記アンチヒューズとが前記第１および前記第２の電極間に直列に設置される素子。
  6. 請求項１記載の素子において、
    前記ダイオードが、炭素を少なくとも１×１０17ｃｍ-3の濃度でドープする素子。
  7. 請求項１記載の素子において、
    前記ダイオードが、窒素を少なくとも１×１０17ｃｍ-3の濃度でドープする素子。
  8. 請求項１記載の素子において、
    前記ダイオードが、炭素と窒素とを少なくとも１×１０17ｃｍ-3の総濃度でドープする素子。
  9. 請求項１記載の素子において、
    前記ダイオードがｐ−ｉ−ｎダイオードを備え、少なくとも前記ダイオードの真性領域を前記炭素または窒素の少なくともいずれかでドープする素子。
  10. 請求項１記載の素子において、
    前記ダイオードが、実質的に円筒状の形状を有する、多結晶シリコン、ゲルマニウムまたはシリコン−ゲルマニウムｐ−ｉ−ｎピラー状ダイオードを備える素子。
  11. 請求項１記載の素子において、
    前記不揮発性メモリセルが読み出し／書き込みメモリセルを備え、
    前記ダイオードが前記不揮発性メモリセルの読み出し／書き込み要素として機能する素子。
  12. 請求項１１記載の素子において、
    前記不揮発性メモリセルが、書き換え可能なメモリセルを備える素子。
  13. 請求項１２記載の素子において、
    初期高抵抗率状態（未プログラム状態）にある前記ダイオードが、前記ダイオードに対する順方向バイアスの印加によって、低抵抗率状態（プログラム済状態）に置かれるようになり、
    前記プログラム済状態（低抵抗率状態）にある前記ダイオードが、前記ダイオードに対する逆方向バイアスの印加によって、前記高抵抗率状態（リセット状態）に置かれるようになり、
    前記高抵抗率状態（リセット状態）にある前記ダイオードが、前記ダイオードに対する順方向バイアスの印加によって、前記低抵抗率状態（プログラム済セット状態）に戻るようになる素子。
  14. 請求項１記載の素子において、
    前記ダイオードが、前記高抵抗率状態（リセット状態）において、−５．５Ｖで４×１０-10 Ａ未満の漏洩電流を有し、前記炭素または窒素によって、読み出しおよびプログラム操作中の前記メモリセルに電力低減、帯域幅拡大または温度特性向上のうちの少なくともいずれかが生じる素子。
  15. 請求項１記載の素子において、
    前記ダイオード上に設置される不揮発性メモリセルのモノリシックな３次元アレイをさらに備える素子。
  16. 不揮発性メモリ素子であって、
    窒素または炭素の少なくともいずれかを少なくとも１×１０17ｃｍ-3の濃度で少なくとも真性領域をドープする、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムｐ−ｉ−ｎダイオードを備える少なくとも１つの不揮発性メモリセルと、
    前記少なくとも１つの不揮発性メモリセルと電気的に接触した第１の電極および第２の電極と、
    を備える不揮発性メモリ素子。
  17. 請求項１６記載の素子において、
    使用時、前記ダイオードが、印加バイアスに応答して第１の抵抗率状態から前記第１の抵抗率状態と異なる第２の抵抗率状態へ切り換わることによって、前記メモリセルの読み出し／書き込み要素として機能する素子。
  18. 請求項１７記載の素子において、
    前記不揮発性メモリセルが、前記ダイオードと、前記ダイオードと電気的に接触した前記第１および前記第２の電極とから実質的になる素子。
  19. 請求項１７記載の素子において、
    前記不揮発性メモリセルが、前記第１および前記第２の電極と、前記ダイオードと、アンチヒューズとから実質的になり、
    前記ダイオードと前記アンチヒューズとが前記第１および前記第２の電極間に直列に設置される素子。
  20. 請求項１７記載の素子において、
    前記不揮発性メモリセルが、書き換え可能なメモリセルを備える素子。
  21. 不揮発性メモリ素子を製造する方法であって、
    第１の電極を形成するステップと、
    シリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオードを備える少なくとも１つの不揮発性メモリセルを形成するステップと、
    前記ダイオードを窒素または炭素の少なくともいずれかでドープするステップと、
    前記少なくとも１つの不揮発性メモリセル上に第２の電極を形成するステップと、
    を含む方法。
  22. 請求項２１記載の方法において、
    使用時、前記ダイオードが、印加バイアスに応答して第１の抵抗率状態から前記第１の抵抗率状態と異なる第２の抵抗率状態へ切り換わることによって、前記不揮発性メモリセルの読み出し／書き込み要素として機能する方法。
  23. 請求項２２記載の方法において、
    前記不揮発性メモリセルが、前記ダイオードと、前記ダイオードと電気的に接触した前記第１および前記第２の電極とから実質的になる方法。
  24. 請求項２２記載の方法において、
    前記不揮発性メモリセルが、前記第１および前記第２の電極と、前記ダイオードと、アンチヒューズとから実質的になり、
    前記ダイオードと前記アンチヒューズとが前記第１および前記第２の電極間に直列に設置される方法。
  25. 請求項２１記載の方法において、
    前記ダイオードが、炭素を少なくとも１×１０17ｃｍ-3の濃度でドープする方法。
  26. 請求項２１記載の方法において、
    前記ダイオードが、窒素を少なくとも１×１０17ｃｍ-3の濃度でドープする方法。
  27. 請求項２１記載の方法において、
    前記ダイオードが、炭素と窒素とを少なくとも１×１０17ｃｍ-3の総濃度でドープする方法。
  28. 請求項２１記載の方法において、
    前記ダイオードがｐ−ｉ−ｎダイオードを備え、少なくとも前記ダイオードの真性領域を前記炭素または窒素の少なくともいずれかでドープする方法。
  29. 請求項２８記載の方法において、
    前記ダイオードが、実質的に円筒状の形状を有する多結晶シリコン、ゲルマニウムまたはシリコン−ゲルマニウムｐ−ｉ−ｎピラー状ダイオードを備える方法。
  30. 請求項２８記載の方法において、
    前記ドープするステップが、前記炭素または窒素の少なくともいずれかを前記ダイオードにイオン注入するステップを含む方法。
  31. 請求項３０記載の方法において、
    前記窒素または炭素の少なくともいずれかが、前記ダイオードの前記真性領域に注入される方法。
  32. 請求項２８記載の方法において、
    前記ドープするステップが、ダイオード層の堆積中に、前記炭素または窒素の少なくともいずれかで前記ダイオードをその場でドープするステップを含む方法。
  33. 請求項２８記載の方法において、
    前記ドープするステップが、ダイオード層の堆積中または堆積後に、前記ダイオードを炭素または窒素の少なくともいずれかを含むプラズマに曝露するするステップを含む方法。
  34. 請求項２１記載の方法において、
    前記ダイオードを第１の抵抗率状態（未プログラム状態）から前記第１の抵抗率状態よりも低い第２の抵抗率状態（プログラム済状態）へ切り換えるために、前記ダイオードに順方向バイアスを印加するステップをさらに含む方法。
  35. 請求項３４記載の方法において、
    前記ダイオードを前記第２の抵抗率状態よりも高い第３の抵抗率状態（リセット状態）へ切り換えるために、前記ダイオードに逆方向バイアスを印加するステップと、
    前記ダイオードを前記第３の抵抗率状態よりも低い第４の抵抗率状態（プログラム済セット状態）へ切り換えるために、前記ダイオードに順方向バイアスを印加するステップと、
    をさらに含む方法。
  36. 不揮発性メモリ素子を操作する方法であって、
    炭素または窒素の少なくともいずれかでドープされる、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムダイオードを備える少なくとも１つのメモリセルを準備するステップであって、前記ダイオードが第１のより高い抵抗率状態（未プログラム状態）から第２のより低い抵抗率状態（プログラム済状態）へ切り換えられる、準備するステップと、
    前記ダイオードを前記第２抵抗率状態よりも高い第３の抵抗率状態（リセット状態）へ切り換えるために、前記ダイオードに逆方向バイアスを印加するステップと、
    を含む方法。
  37. 請求項３６記載の方法において、
    前記ダイオードを前記第３の抵抗率状態よりも低い第４の抵抗率状態（プログラム済セット状態）へ切り換えるために、前記ダイオードに順方向バイアスを印加するステップをさらに含む方法。
  38. 請求項３６記載の方法において、
    前記ダイオードの抵抗率状態を前記メモリセルのデータ状態として検知するステップをさらに含む方法。
  39. 請求項３６記載の方法において、
    前記ダイオードが、前記高抵抗率状態（リセット状態）において、−５．５Ｖで４×１０-10 Ａ未満の漏洩電流を有する方法。
  40. 請求項３６記載の方法において、
    前記ダイオードが、実質的に円筒状の形状を有する多結晶シリコン、ゲルマニウムまたはシリコン−ゲルマニウムｐ−ｉ−ｎピラー状ダイオードを備え、前記炭素または窒素によって、読み出しおよびプログラム操作中の前記メモリセルに電力低減、帯域幅拡大または温度特性向上のうちの少なくともいずれかが生じる方法。
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