CN101713814B - 基于边界扫描的Flash芯片检测方法 - Google Patents

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Abstract

本发明公开了一种基于边界扫描的Flash芯片检测方法，属于芯片边界扫描领域。该方法先将被测Flash芯片的数据线、地址线、控制线三种信号线引脚分别与CPLD芯片的任意一条扫描链引脚连接，再将上位PC机的并口与CPLD芯片的四个JTAG脚连接，上位PC机通过TDI脚发送二进制信号给相应被测引脚，通过示波器观察相应信号的波形来判断引脚连接的正误。本发明是利用CPLD芯片的JTAG检测来间接检测非具有JTAG接口的Flash芯片，操作方便，硬件及测试成本低，还可测试多种控制电路，减少外部测试接口数量。

Description

基于边界扫描的Flash芯片检测方法
技术领域
本发明涉及一种芯片检测方法，尤其涉及一种基于边界扫描的Flash芯片检测方法，属于芯片边界扫描领域。
背景技术
SoC(System On a Chip)设计日益复杂化，不仅使芯片面积增大，而且电路和系统的可测性也急剧下降，测试在SoC设计中所消耗的时间比重越来越大，常规的测试方法正面临着日益严重的测试困难。
随着设计与测试周期缩短，将测试与设计合并起来，完成可测性设计DFT(Design forTest-ability)已成为必然趋势。边界扫描技术作为一种重要的可测性设计技术，它不仅可以测试整SoC或PCB的调试功能，还可以测试各模块之间的连接是否存在故障。1990年，IEEE和JTAG(Joint Test Action Group)共同制定了JTAG的边界扫描标准，即IEEE 1149.1标准。该标准提供了一种完整的、标准化的可测性设计方法，得到了世界上绝大多数集成电路制造商和测试商的支持，如ARM公司的ARM7TDMI处理器、Lattice公司的LFXP2系列的CPLD等，都支持JTAG标准的边界扫描测试。
以CPLD为例，在CPLD芯片的外部I/O口和内部逻辑电路之间插入有一个移位寄存器单元，这些分布在CPLD芯片边界上的移位寄存器单元可以相互连结起来，在CPLD芯片周围形成一个边界扫描链(Boundary-Scan Chain)，一般CPLD芯片会提供多个独立的扫描链，通过外部JTAG接口设置访问边界扫描寄存器，进而可以观察和控制被测芯片的I/O端，完成芯片级、板级以及系统级测试；CPLD具有的BSDL(boundary scan des cription language)语言是硬件描述语言(VHDL)的一个子集，是对边界扫描器件边界扫描特性的描述，BSDL本身不是一种通用的硬件描述语言，它可以与软件工具结合起来用于测试生成、结果分析及故障诊断。
对于未支持JTAG标准边界扫描的Flash芯片，目前还不具备系统化测试的功能，因而在芯片测试通用性上受到了很大的局限性。
发明内容
本发明要解决的技术问题是：提出一种基于CPLD的JTAG边界扫描技术来检测非具有JTAG标准接口的Flash芯片的方法。
本发明的基于边界扫描的Flash芯片检测方法，包括如下步骤：
(1)引脚连接
将被测Flash芯片的数据线、地址线、控制线三种信号线引脚分别与CPLD芯片的任意一条扫描链引脚连接，被测Flash芯片的同一种信号线引脚必须与CPLD芯片的同一条扫描链引脚连接，再将CPLD芯片的TDI、TMS、TCK、TDO四个JTAG测试引脚与上位PC机的并口连接；
(2)信号传输
上位PC机通过并口对CPLD芯片发送TDI、TCK信号，由TDI信号选择CPLD芯片的扫描链，并将TDI信号通过扫描链引脚送至对应连接的被测Flash芯片的数据线、地址线或控制线引脚；
(3)引脚检测
当对单个引脚进行检测时，上位PC机通过CPLD芯片的TDI引脚输入连续的二进制信号到单个被测引脚，通过示波器若能观察到该连续信号，则被测引脚连接正常；
当对多个引脚进行检测时，上位PC机通过CPLD芯片的TDI引脚输入相应的二进制信号到各个被测引脚，通过示波器若能观察到各被测引脚有相应恒定的高电平信号或低电平信号，则被测引脚连接正常；
(4)上位PC机通过CPLD芯片对被测Flash芯片进行读写和擦除操作。
本发明是提出一种非具有JTAG接口的Flash芯片的检测方法，该方法操作方便，硬件成本低，测试效率高，检测精度高，结构简单，可行性好；利用该方法还可以方便地测试多种控制电路，减少外部测试接口数量，采用标准的测试端口测试非标准的芯片，使得测试机制标准化，从而提高测试效率，缩短产品研发周期，并节约测试成本。
附图说明
图1是本发明的方法流程图。
图2是本发明的应用实例电路连接图。
图3是本发明的方法示意图。
图4是状态机变化流程图。
图5是TDI信号波形图。
图6是TDO信号波形图。
具体实施方式
本发明的工作原理如下：
将CPLD芯片的JTAG测试端口TDI、TMS、TCK、TDO与上位PC机的并口连接，通过程序将对JTAG口的控制指令和目标代码从PC机的并口写入JTAG的BSR(Boundary Scan Register)中，BSR由BSC(Boundary Scan Cell)串联而成。在设计PCB时，将CPLD的数据扫描链、地址扫描链、控制扫描链分别与被测Flash芯片的数据线、地址线、控制线对应连接，因CPLD数据扫描链、地址扫描链、控制扫描链的引脚上都有相应信号送到其BSC中，就可以通过BSC对应的引脚将信号送给被测Flash。
本发明中CPLD芯片采用Lattic公司的CPLD器件LFXP2_5E_XXQ208，结合图1和图3所示，本发明的方法流程如下：
(1)引脚连接
将被测Flash芯片的数据线、地址线、控制线三种信号线引脚分别与CPLD芯片的任意一条扫描链引脚连接，被测Flash芯片的同一种信号线引脚必须与CPLD芯片的同一条扫描链引脚连接，再将CPLD芯片的TDI、TMS、TCK、TDO四个JTAG测试引脚与上位PC机的并口连接；所述扫描链即为边界扫描寄存器单元BSC的链结；
(2)信号传输
上位PC机通过并口对CPLD芯片发送TDI、TCK信号，由TDI信号选择CPLD芯片的扫描链，并将TDI信号通过扫描链引脚送至对应连接的被测Flash芯片的数据线、地址线或控制线引脚；
(3)引脚检测
当对单个引脚进行检测时，上位PC机通过CPLD芯片的TDI引脚输入连续的二进制信号到单个被测引脚，通过示波器若能观察到该连续信号，则被测引脚连接正常；
当对多个引脚进行检测时，上位PC机通过CPLD芯片的TDI引脚输入相应的二进制信号到各个被测引脚，通过示波器若能观察到各被测引脚有相应恒定的高电平信号或低电平信号(TDI、TDO信号)，则被测引脚连接正常；
(4)芯片读写
上位PC机通过CPLD芯片对被测Flash芯片进行读写和擦除的操作，Flash芯片读写和擦除操作的本质也是对Flash引脚进行0或1的读写；
其中“写”和“读”的流程如下：
写Flash的流程为：选择CPLD的控制扫描链，上位PC机通过并口将TDI信号设置为“写”信号，通过扫描链引脚输入到Flash的控制线引脚中；选择CPLD的地址扫描链，上位PC机通过并口将TDI信号设置为“地址”信号，通过扫描链引脚输入到Flash的地址线引脚中；选择CPLD的数据扫描链，上位PC机通过并口将TDI信号设置为“数据”信号，通过扫描链引脚输入到Flash的数据线引脚中。
读Flash的流程为：选择CPLD的控制扫描链，上位PC机通过并口将TDI信号设置为“写”信号，通过扫描链引脚输入到Flash的控制线引脚中；选择CPLD的地址扫描链，上位PC机通过并口将TDI信号设置为“地址”信号，通过扫描链引脚输入到Flash的地址线引脚中；选择CPLD的控制扫描链，上位PC机通过并口将TDI信号设置为“读”信号，通过扫描链引脚输入到Flash的控制线引脚中；选择CPLD的数据扫描链，上位PC机通过并口将TDO信号从数据扫描链中读出来，并在上位机上显示。
打印机端口(并口)是25针的母接口Pin1～Pin25，其中，Pin18～Pin25都是归地引脚GND，剩余的引脚被分成三种功能：数据传送、检查状态和控制。如图2所示是本发明的应用实例电路连接图，图中并口的Pin2、Pin3、Pin4、Pin10脚分别连接CPLD的四个JTAG口TDI、TCK、TMS、TDO，CPLD中的PA1～PA16、PB1～PB16为两条扫描链，因为被测Flash芯片的控制脚(WE、OE、CE)和数据脚(D0～D7)的总数小于一条扫描链的引脚数，所以共用一条PA扫描链，PB扫描链与地址脚(A0～A15)连接。
基于边界扫描对Flash进行读写操作，通过系统库函数putp实现对并口的读写，保证了TAP状态机在TCK的上升沿采集到正确的TDI和TMS，PC机在TCK的下降沿获得正确的TDO。下面结合图4介绍状态机的变化：
第一步：通过5个TCK时钟周期内对TMS连续置高电平，确定TAP控制器处于Test_Logic/Reset状态，然后对TMS输入01100使状态机跳转到Shift-IR状态；
第二步：保证TMS处于Shift-IR状态，对TDI输入所需要的指令编码，相关指令编码可以到由器件供应商提供的BSDL文件中查找；
第三步：对TMS输入11100使状态机跳转到Shift-DR状态，此时，TAP状态机就把相关的数据寄存器置于TDI与TDO之间，保持该状态就可以在TCK的下降沿通过TDO脚得到相应寄存器中的值。
图5是PC机发出的TDI信号，该信号通过CPLD传送给Flash的某个数据脚，然后由CPLD输出TDO信号，该信号如图6所示。由图5和图6可以发现，TDO比TDI有一段延时，主要信号仍保持不变，从而间接证明该Flash芯片引脚信号传输是正确的。同理可以检测Flash的其他数据线、地址线和控制线引脚。
由于CPLD电路稳定性好，有利于对Flash芯片进行读写和擦除，检测范围可以传递到任何级联到CPLD上的芯片；上位机可以采用各种界面软件对并口进行操作；本发明还节省了初期单板机开发时间，以较小开销节省了大量测试时间。

Claims (2)

1.一种基于边界扫描的Flash芯片检测方法，其特征在于包括如下步骤：
(1)引脚连接
将被测Flash芯片的数据线、地址线、控制线三种信号线引脚分别与CPLD芯片的任意一条扫描链引脚连接，被测Flash芯片的同一种信号线引脚必须与CPLD芯片的同一条扫描链引脚连接，再将CPLD芯片的TDI、TMS、TCK、TDO四个JTAG测试引脚与上位PC机的并口连接；
(2)信号传输
上位PC机通过并口对CPLD芯片发送TDI、TCK信号，由TDI信号选择CPLD芯片的扫描链，并将TDI信号通过扫描链引脚送至对应连接的被测Flash芯片的数据线、地址线或控制线引脚；
(3)引脚检测
当对单个引脚进行检测时，上位PC机通过CPLD芯片的TDI引脚输入连续的二进制信号到单个被测引脚，通过示波器若能观察到该连续信号，则被测引脚连接正常；
当对多个引脚进行检测时，上位PC机通过CPLD芯片的TDI引脚输入相应的二进制信号到各个被测引脚，通过示波器若能观察到各被测引脚有相应恒定的高电平信号或低电平信号，即各被测引脚的高电平或低电平信号保持不变，则被测引脚连接正常。
2.根据权利要求1所述的基于边界扫描的Flash芯片检测方法，其特征在于：所述步骤(3)后还有步骤(4)：上位PC机通过CPLD芯片对被测Flash芯片进行读写和擦除操作。
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