CN101697490A - 一种应用在基于理德-所罗门码的ecc模块上的解码方法 - Google Patents

Abstract

本发明涉及一种应用在基于理德-所罗门码的ECC模块上的解码方法，该方法生成解码伴随式S(x)；然后运算得到错误位置多项式L(x)的系数序列loc和错误值多项式W(x)的系数序列mag；查找错误位置多项式L(x)的系数序列loc中非0符号，并根据非0符号的分布，计算所述解码数据中错误符号数目；错误符号地址求解电路通过对L(x)求根得到错误符号的地址，同时生成用于记录错误符号地址的错误位置有效信号found，并由控制模块对该错误位置有效信号found计数获得错误码数目；最后，比较所述错误码数目与所述错误符号数目。本发明能提前发现部分解码失败的情况，而且能提前预知本次解码数据中的错误符号数目，并通过将错误码数目与错误符号数目进行比较来判断解码是否成功，提高了解码纠错效率和可靠性。

Description

一种应用在基于理德-所罗门码的ECC模块上的解码方法

技术领域

本发明涉及一种解码方法，具体涉及一种应用在基于理德-所罗门码的ECC模块上的高效解码方法，属于数据存储安全领域。

背景技术

随着嵌入式技术在各种电子产品中的广泛应用，嵌入式系统中的数据存储器成为必不可少的部件，这就存在大量的储存介质，为了保证储存介质中数据的可靠性，系统通常包括一个编/解码控制器，用来对存储数据进行编码，将编码后的数据存入储存介质中，当用户需要读取储存介质内数据时，编/解码控制器对读回的数据进行解码，解码过程中一旦发现有错误码，编/解码控制器会对错误码进行纠错操作，保证了数据的可靠性。

理德-所罗门码是一种纠错能力很强的多进制码，编码技术比较成熟，以符号(symbol)为单位处理，一个符号可以由若干位组成，纠错是基于符号进行的。该码具有极强的随机错误和突发错误纠正能力，性能优良，是实际应用中最广泛的码型之一。

一般而言，一个ECC纠错算法模块包括编解码电路、译码求解电路、错误符号地址求解电路和纠错码求解电路四个功能部件。其中编解码电路主要有两个功能：(1)、编码模式时对数据进行编码，生成该数据相应的ECC码；(2)、解码模式时对解码数据进行解码，计算出该解码数据相应的解码伴随式S(x)；译码求解电路主要是通过伴随式计算错误位置多项式L(x)和错误值多项式W(x)；错误符号地址求解电路会通过对L(x)求根得到错误码的地址；纠错码求解电路会根据错误值多项式W(x)生成错误码对应的纠错码。

现有ECC纠错系统的纠错流程如附图2所示，编解码电路生成伴随式S(x)，译码求解电路根据伴随式计算出L(x)和W(x)，错误符号地址求解电路将所有的地址遍历一遍，逐个代入L(x)进行运算，纠错码求解电路也会不断更新输出的纠错码，当错误符号地址求解电路遍历到错误码所在的地址时，错误符号地址求解电路会生成一个错误位置有效信号，控制模块会记录当前的错误码地址以及对应的纠错码，同时对该错误位置有效信号进行计数。当所有的地址都遍历完成后，控制模块将错误位置有效信号计数器的计数值与ECC系统的最大纠错数t比较，如果该计数值大于t，说明检测到的错误码个数超过了ECC的纠错能力，表示本次解码失败，产生相应的中断或者状态标志；如果该计数值小于等于t，说明检测到的错误码个数没有超过ECC的纠错能力，则使能纠错运算逻辑，根据记录下的错误码地址和纠错码对存储在该错误码地址中的错误码进行纠错处理，纠错结束后，产生相应的中断或者状态标志，表示本次解码成功。控制模块将该计数值存储在错误码数目寄存器中，软件人员通过读取该寄存器了解本次解码过程中的错误码发生情况，并做出相应的处理，如改变错误码数目持续较大的解码数据所在的存储器的地址区域等。由上可知，现有的ECC解码方法，要到整个纠错过程结束后才能知道一次解码过程的正确与否，导致纠错效率较低，软件人员也要等到整个纠错过程结束后才能通过错误码数目寄存器得到本次解码中存在的错误码个数，并对系统做相应的处理，这同样造成了系统性能的低下，不利于软件资源最大利用率的实现。而且仅仅依靠错误位置有效信号计数器的计数值来判断解码过程是否正确也是不可靠的，尤其是当最大纠错数t较小时，将发生在所有的地址遍历完成后，错误位置有效信号计数器的计数值小于等于t，但实际上解码错误的情况，降低了系统纠错的可靠性。

发明内容

本发明解决的技术问题是克服现有技术未能提前预知解码失败和错误符号数目的不足，提供一种应用在基于理德-所罗门码的ECC模块上的提高纠错效率和可靠性的解码方法。

为达到上述目的，本发明采用的技术方案是：

一种应用在基于理德-所罗门码的ECC模块上的解码方法，所述ECC模块基于理德-所罗门码编/解码，包括：编解码电路、译码求解电路、错误符号地址求解电路和纠错码求解电路。

所述编解码电路根据解码数据，生成解码伴随式S(x)；

译码求解电路对所述解码伴随式的系数序列进行辗转相除运算得到错误位置多项式的系数序列和错误值多项式的系数序列。

根据所述错误位置多项式的系数序列的数据宽度将该系数序列基于符号分为n个符号。

分别判断错误位置多项式的系数序列最低符号即第一符号和错误值多项式的系数序列是否为0；只要其中一个等于0，则产生通知控制模块的解码异常信号，指示本次解码失败；否则，继续执行以下步骤。

查找错误位置多项式的系数序列中非0符号，并根据非0符号的分布，计算所述解码数据中错误符号数目。

错误符号地址求解电路通过对L(x)求根的方法将错误位置逐一代入方程验证，将地址依次查找一遍，生成用于记录错误符号地址的错误位置有效信号found，同时，纠错码求解电路会计算生成该地址中错误符号对应的纠错码。

控制模块对错误位置有效信号found计数获得错误码数目。

比较所述错误符号数目与所述错误码数目；如果相等，将所述纠错码求解电路生成的纠错码与所述错误符号地址求解电路生成的错误符号地址对应的错误符号进行纠错运算；否则，解码失败，产生通知CPU的解码异常中断信号，CPU响应所述中断信号，结束本次解码。

上述技术方案中的有关内容解释如下：

1、上述方案中，在产生通知控制模块的解码异常信号时，进一步包括以下步骤：

步骤一，控制模块检测到解码异常信号有效，产生通知CPU的解码异常中断信号；

步骤二，CPU响应所述中断信号，结束本次解码。

2、上述方案中，所述对于为4个符号宽度的错误位置多项式的系数序列，计算所述解码数据中错误符号数目的过程具体包括以下步骤：

步骤一，判断所述错误位置多项式的系数序列最高位符号即第4符号至第2符号是否为0，如果等于0表示本次解码数据无错误并结束；否则执行下一步；

步骤二，判断最高位符号即第4符号至第3符号是否为0，如果等于0表示解码数据存在一个错误符号并结束；否则执行下一步；

步骤三，判断最高位符号即第4符号是否为0，如果等于0表示解码数据存在二个错误符号并结束；如果不等于0表示解码数据存在3个错误符号。

本发明工作原理是：在生成了系数序列loc和mag后，根据系数序列loc和mag的值判断当前译码求解电路是否生成了合法的错误位置多项式L(x)和错误值多项式W(x)，如果当前生成的错误位置多项式L(x)或错误值多项式W(x)已经是非法的值，译码求解电路生成解码异常信号err，控制模块一旦检测到解码异常信号err有效，就无需再使能错误符号地址求解电路和纠错码求解电路，直接可以判断出本次解码失败。在解码异常信号err无效的情况下，译码求解电路根据系数序列loc计算出错误符号数目ern，控制模块会使能错误符号地址求解电路和纠错码求解电路，并对错误符号地址求解电路生成的错误位置有效信号found进行计数，当所有的地址都遍历完成后，控制模块通过将当前错误位置有效信号计数器记录的错误码数目与译码求解电路生成的错误符号数目ern进行比较判断本次解码是否正确，增加了系统可靠性。

由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：

1、本发明译码求解电路计算错误符号数目ern，与现有技术中对错误位置有效信号found进行计数的方法相比提供了一种查询当前解码中错误符号数目的更快的方法，便于软件人员及时查询当前的解码状态并做相应的软件处理；同时，系统会通过对错误位置有效信号found进行计数得到错误符号地址求解电路搜索到的错误码数目，并与错误符号数目ern进行比较，确保解码正确，增加解码可靠性。

2、本发明的译码求解电路采用了并行结构，同时计算错误位置多项式L(x)和错误值多项式W(x)，提高了运算速度。

3、本发明的译码求解电路输出解码异常信号err，系统通过解码异常信号err可以提前预知本次解码错误，无需使能错误符号地址求解电路和纠错码求解电路，优化了系统整体性能。

附图说明

附图1为本发明ECC模块内信号原理图；

附图2为现有技术解码方法流程图；

附图3为本发明解码方法流程图；

附图4为本发明欧几里德算法运算结构示意图。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：

实施例：一种应用在基于理德-所罗门码的ECC模块上的解码方法如附图1所示，一种在基于理德-所罗门码的ECC模块上实现高效解码的方法，所述ECC模块基于理德-所罗门码编/解码，包括：编解码电路、译码求解电路、错误符号地址求解电路和纠错码求解电路。如附图3所示，该方法具体步骤如下：

S301，所述编解码电路根据解码数据xi，生成解码伴随式S(x)。

S302，判断解码伴随式S(x)是否为‘0’；如果是，表示解码数据无误，解码成功并结束；否则表示解码数据有误，继续执行以下步骤。

S303，译码求解电路采用欧几里德(Euclid)算法，并采用并行的方式将所述解码伴随式S(x)的系数序列进行辗转相除运算得到错误位置多项式L(x)的系数序列loc和错误值多项式W(x)的系数序列mag。

S304，根据所述系数序列loc的数据宽度将该系数序列loc基于符号分为n个符号。

S305，分别判断错误位置多项式L(x)的系数序列loc最低符号即第一符号和错误值多项式W(x)的系数序列mag是否为0；只要其中一个等于0时，则产生解码异常信号err，控制模块检测到解码异常信号err有效时，产生通知CPU的解码异常中断信号，CPU响应所述中断信号，结束本次解码；否则，继续执行以下步骤。

S306，查找错误位置多项式L(x)的系数序列loc中非0符号，并根据非0符号的分布，计算所述解码数据中错误符号数目。

S307，错误符号地址求解电路对L(x)求根，将解码数据的地址依次查找一遍，计算出错误符号地址eaddr，并生成用于记录错误符号地址的错误位置有效信号found；同时，使能纠错码求解电路计算相应的纠错码val。

S308，控制模块通过计数器对该错误位置有效信号found计数获得错误码数目。

S309，控制模块比较所述错误符号数目与所述错误码数目；如果错误符号数目与所述错误码数目不相等，解码失败，产生通知CPU的解码异常中断信号，CPU响应所述中断信号，结束本次解码。

S310，如果错误符号数目与所述错误码数目相等，将所述纠错码求解电路生成的纠错码val与所述错误符号地址求解电路生成的错误符号地址eaddr对应的错误符号进行运算得到正确符号，解码成功。

上述过程步骤S306，对于为4个符号宽度的系数序列loc，计算该解码数据中错误符号数目的过程具体包括以下步骤：

步骤一，判断所述错误位置多项式L(x)的系数序列loc最高位符号即第4符号至第2符号是否为0，如果等于0表示本次解码数据无错误并结束；否则执行下一步。

步骤二，判断最高位符号即第4符号至第3符号是否为0，如果等于0表示解码数据存在一个错误符号并结束；否则执行下一步。

步骤三，判断最高位符号即第4符号是否为0，如果等于0表示解码数据存在二个错误符号并结束；如果不等于0表示解码数据存在3个错误符号。

译码求解电路采用了欧几里德(Euclid)算法，设计采用了并行的方法计算错误位置多项式系数序列loc和错误值多项式系数序列mag，错误位置多项式L(x)＝l_tx^t+l_t-1x^t-1+l_t-2x^t-2+...+l₃x³+l₂x²+l₁x+l₀，loc为L(x)的系数序列l_t～l₀；错误值多项式W(x)＝w_t-1x^t-1+w_t-2x^t-2+w_t-3x^t-3+...+w₃x³+w₂x²+w₁x+w₀，mag为W(x)的系数序列w_t-1～w₀；

在loc和mag计算完毕后，译码求解电路会根据系数序列loc和mag的值判断是否生成了合法的错误位置多项式L(x)和错误值多项式W(x)，如果当前生成的错误位置多项式L(x)或错误值多项式W(x)已经是非法的值，译码求解电路生成解码异常信号err，控制模块一旦检测到解码异常信号err有效，就无需再使能错误符号地址求解电路和纠错码求解电路，直接可以判断出本次解码失败。在解码异常信号err无效的情况下，译码求解电路根据系数序列loc计算出错误符号数目ern，同时，控制模块会使能错误符号地址求解电路和纠错码求解电路，并对错误符号地址求解电路生成的错误位置有效信号found进行计数，当所有的地址都遍历完成后，控制模块通过将当前错误位置有效信号计数器的错误码数目与译码求解电路生成的错误符号数目ern进行比较判断本次解码是否正确，增加了系统可靠性。

译码求解电路在编解码电路生成的解码伴随式S(x)不等于‘0’时有效，接收解码伴随式S(x)，并行计算loc和mag，并行方法的采用加快了译码求解电路的运算速度，提高了系统性能。

欧几里德(Euclid)算法本质上是一种求解最大公约数的辗转相除法，理论上，错误值多项式W(x)可以通过伴随式S(x)和错误位置多项式L(x)表示如下：

W(x)＝S(x)L(x)mod(x^2t)

变换后得：

W(x)＝S(x)L(x)+x^2tB(x)

Euclid算法就是通过上式计算出W(x)和L(x)，本质上就是求S(x)和x^2t的最大公约数W(x)，步骤如下：

(1)x^2t对S(x)求模，得到商和余数；

(2)判断余数的量级d是否大于t，如果d＞＝t，除数和被除数交换，前一次除法的除数作为被除数，余数作为除数，做除法运算；重复步骤(2)，直到满足d＜t；

(3)如果d＜t，计算结束，当前的商即为错误位置多项式L(x)的系数序列loc，余数为错误值多项式W(x)的系数序列mag。

上述第(2)步骤，所述的量级的判断过程为：对于数据长度为n个符号的数据，最高符号为第n符号，最低符号为第1符号，判断该数据最高的非0符号所在的位置，如果最高的非0符号为第t符号，那么该数据的量级为t-1。

Euclid算法采用了基于寄存器复用和迭代的运算结构，并行实现了错误位置多项式L(x)和错误值多项式W(x)的计算，设计原理如附图4所示，伴随式S(x)＝s_2t-1x^2t-1+s_2t-2x^2t-2+s_2t-3x^2t-3+...+s_3xx³+s₂x²+s₁x+s₀，syndrome为S(x)的系数序列s_2t-1～s₀；除数寄存器用来存储每次除法运算中的除数，选通器2用来选择除数，第一次除法运算时，除数为伴随式系数syndrome，之后每当前一次除法运算的余数的量级d＞＝t时，即满足被除数和除数交换条件(swap＝1)时，本次除法运算中的除数即为前一次除法运算中的余数，即加法器2的输出。最高非零符号选择逻辑是根据输入数据的量级输出该数据的最高非零符号，逆元素求解逻辑是计算出输入数据在有限域中的逆元素，设计中除法运算中的被除数，除法过程中的中间余数和除法最终的余数都复用了同一组寄存器余数寄存器，余数寄存器最初存储被除数，初始值为{1’b1，2t*N’b0}，t为最大可纠错符号数，N为每个符号所包含的比特位，N的值由有限域的选择决定。乘法器2包括两个输入，一个为除数最高非零符号的逆元素，一个为被除数或中间余数的最高非零符号，二者相乘后输出乘积因子mul，mul通过乘法器3与除数做乘法运算后输出校正后的除数，校正后的除数的最高符号和被除数或者中间余数的最高符号相同。移位逻辑是根据余数寄存器与除数寄存器中数据量级的差值决定输入数据左移的符号数。移位后的校正除数与被除数或中间余数经过加法器2做加法运算后得到下一个中间余数，该中间余数经过余数寄存器、最高非零符号选择逻辑2、乘法器2、乘法器3、移位逻辑2和加法器2再重复上述步骤，直到加法器2输出本次除法运算的余数。

此时如果余数的量级d＞＝t时，即swap有效时，除法运算中的除数更新为前一次除法运算的余数，即加法器2的输出；除法运算中的被除数更新为上一次除法运算中的除数。如此反复直到求解结束判断逻辑检测到加法器2输出的余数的量级d＜t，译码求解电路运算结束，done信号有效，此时加法器2输出的余数即为译码求解电路输出的错误值多项式系数序列mag。

在计算mag的同时，译码求解电路通过对各级除法运算的商的处理来计算错误位置多项式系数序列loc。选通器1用来选择除法运算的商基数，初始值为‘1’，商寄存器1用来存储计算商时的商基数。商寄存器2用来存储初始商和中间商的值，初始商的值为‘0’。每当余数寄存器的值更新时，乘积因子mul与商基数相乘后得到校正后的商基数，校正后的商基数经过移位逻辑后与商寄存器2中的数据经过加法运算后得到中间商的值，并更新商寄存器2。当swap有效时，商寄存器1更新为加法器1的输出，商寄存器2更新为商寄存器1的输出，商基数和商值交换。当done有效时，loc为译码求解电路输出的错误位置多项式的系数序列。

结束信号done有效后，通过判断loc和mag的值生成解码异常信号err，loc[N-1:0]为loc的最低符号，当loc[N-1:0]或者mag的值为0时，二者经过或门后与done信号进行与逻辑得到解码异常信号err。同时，可以通过loc得到错误符号的数目，错误数判断逻辑是根据输入数据中非0符号的分布判断当前解码数据中的错误符号数，错误符号数即为输入数据的量级。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (3)

1.一种应用在基于理德-所罗门码的ECC模块上的解码方法，所述ECC模块基于理德-所罗门码编/解码，包括：编解码电路、译码求解电路、错误符号地址求解电路和纠错码求解电路；所述编解码电路根据解码数据，生成解码伴随式(S(x))；然后译码求解电路对所述解码伴随式(S(x))的系数序列进行辗转相除运算得到错误位置多项式(L(x))的系数序列(loc)和错误值多项式(W(x))的系数序列(mag)；之后，错误符号地址求解电路通过对所述错误位置多项式(L(x))求根的方法将错误位置逐一代入方程验证，将地址依次查找一遍，生成用于记录错误符号地址的错误位置有效信号(found)，同时，纠错码求解电路会计算生成该地址中错误符号对应的纠错码；再次，控制模块将对所述错误位置有效信号(found)计数获得错误码数目；

其特征在于译码求解电路对所述解码伴随式(S(x))的系数序列进行辗转相除运算得到错误位置多项式(L(x))的系数序列(loc)和错误值多项式(W(x))的系数序列(mag)之后，还包括以下步骤：

步骤一，根据所述错误位置多项式的系数序列(loc)的数据宽度将该系数序列(loc)基于符号分为n个符号；

步骤二，分别判断错误位置多项式(L(x))的系数序列(loc)最低符号即第一符号和错误值多项式(W(x))的系数序列(mag)是否为0；只要其中一个等于0，则产生通知控制模块的解码异常信号(err)，指示本次解码失败；否则，继续执行以下步骤；

步骤三，查找错误位置多项式(L(x))的系数序列(loc)中非0符号，并根据非0符号的分布，计算所述解码数据中错误符号数目；

步骤四，比较所述错误符号数目与所述错误码数目；如果相等，将所述纠错码求解电路生成的纠错码与所述错误符号地址求解电路生成的错误符号地址对应的错误符号进行纠错运算；否则，解码失败，产生通知CPU的解码异常中断信号，CPU响应所述中断信号，结束本次解码。

2.根据权利要求1所述的解码方法，其特征在于：在步骤二中，当产生通知控制模块的解码异常信号(err)时，进一步包括以下步骤：

步骤一，控制模块检测到解码异常信号(err)有效，并产生通知CPU的解码异常中断信号；

步骤二，CPU响应所述解码异常中断信号，结束本次解码。

3.根据权利要求1所述的解码方法，其特征在于：所述步骤三对于为4个符号宽度的系数序列(loc)，计算所述解码数据中错误符号数目的过程具体包括以下步骤：

步骤一，判断所述错误位置多项式(L(x))的系数序列(loc)最高位符号即第4符号至第2符号是否为0，如果等于0表示本次解码数据无错误并结束；否则执行下一步；

步骤二，判断最高位符号即第4符号至第3符号是否为0，如果等于0表示解码数据存在一个错误符号并结束；否则执行下一步；

步骤三，判断最高位符号即第4符号是否为0，如果等于0表示解码数据存在二个错误符号并结束；如果不等于0表示解码数据存在3个错误符号。

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