WO2020118943A1 - 一种用于数据纠错ecc译码核主控装置 - Google Patents

一种用于数据纠错ecc译码核主控装置 Download PDF

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decoding
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陈育鸣
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江苏华存电子科技有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics

Definitions

  • the invention relates to the technical field of decoding core, in particular to a main control device for ECC decoding core for data error correction.
  • the current main control design for data verification and error correction based on iterative calculation method when performing the error correction verification process, if the number of data error bits to be verified is too large and exceeds or close to the decoding core processing capacity, The decoding kernel may fail to converge during the iterative operation, or the convergence speed is too slow, so that the decoding operation cannot successfully verify successfully beyond the upper limit of the number of iterations; this will not only waste time. Iterative verification error correction, and will make other data with a lower error rate ready for verification in the queue unable to verify. This will seriously affect the overall system performance.
  • An object of the present invention is to provide a master control device for ECC decoding core for data error correction, so as to solve the problems mentioned in the background art.
  • a master control device for an ECC decoding core for data error correction including a decoding control unit, a decoding core is provided in the decoding control unit, and the decoding core Collect data/error correction codes and output status and data/error correction codes.
  • a termination management unit is further provided in the decoding control unit, and the termination management unit is connected to the decoding core.
  • the decoding manager When the decoding manager receives the output status of the decoding core, it will monitor its convergence status in real time;
  • the decoding manager will Will stop the iterative operation of the decoding kernel;
  • the beneficial effect of the present invention is that the present invention monitors the output status of the decoding core in real time.
  • the decoding core outputs a result for inspection at the end of each round of iterative operation.
  • the result can be any error that can represent an error.
  • An order of magnitude digital unit or any representation, such as the number of error bits or symptom values, can pass high error rate data messages to software or other hardware modules or processes for other ways of verification and error correction, allowing the original normal iterative verification Nuclear resources can continue to process subsequent data verification and correction.
  • FIG. 1 is a schematic diagram of a decoding control unit in the main control of the present invention, which is not configured with a forced termination manager for decoding process;
  • FIG. 2 is a schematic diagram of a decoding control unit inside the main control of the present invention, configured with a decoding process for forced termination manager;
  • FIG. 3 is a schematic diagram of the decoding control unit inside the main control of the present invention, without configuring the decoding process to forcibly terminate the manager;
  • FIG. 4 is a schematic diagram of the decoding control unit in the main control of the present invention, which is configured with a forced termination manager for the decoding process;
  • [Submit 15.04.2019 after Rule 20.5] 5 is a schematic diagram of the decoding control unit inside the main control of the present invention, which is configured with a forced termination manager for the decoding process;
  • FIG. 6 is another schematic diagram of a situation in which the decoding control unit inside the main control of the present invention configures the decoding process to forcibly terminate the manager.
  • a main control device for ECC decoding core for data error correction including a decoding control unit 1, the decoding control unit 1 is provided with a decoding core 2 ,
  • the decoding core 2 collects data/error correction codes and outputs the status and data/error correction codes.
  • the decoding control unit 1 is also provided with a termination management unit 3 which is connected to the decoding core 2.
  • a method for using a data error correction ECC decoding core master control device includes the following steps:
  • the decoding manager When the decoding manager receives the output status of the decoding core, it will monitor its convergence status in real time;
  • the decoding manager will Will stop the iterative operation of the decoding kernel;
  • the present invention monitors the output status of the decoding core in real time.
  • the decoding core outputs a result for inspection at the end of each round of iterative operation.
  • the result can be any numerical unit or any representation that can represent an error magnitude.
  • the number of error bits or symptom value can transfer high error rate data messages to software or other hardware modules or processes for other ways of verification and correction, so that the original normal iterative verification nuclear resources can continue to process subsequent data corrections. Check and correct errors.

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  • Physics & Mathematics (AREA)
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  • Theoretical Computer Science (AREA)
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Abstract

一种用于数据纠错ECC译码核主控装置，包括译码控制单元（1），译码控制单元（1）内设置译码核（2），针对译码核（2）实时监控其输出状态，译码核（2）于每一回合迭代运算结束时输出结果供检查，该结果可以是任何可以代表错误数量级的数字单位或任何表示方式，比如错误比特数或者症状值，能够将高错误率数据讯息交由软件或其他硬件模块或流程进行其他方式的校验与纠错，让原本的正常迭代校验核资源可以继续处理后续的数据校验纠错工作。

Description

一种用于数据纠错ECC译码核主控装置 技术领域
本发明涉及译码核技术领域，具体为一种用于数据纠错ECC译码核主控装置。
背景技术
现行基于迭代运算方式进行数据校验与纠错的主控设计,在进行纠错校验流程时,如果遇到待校验之数据错误比特数量太大,超过或接近译码核处理能力时,译码核可能会发生在迭代运算过程中无法收敛错误情形的状况,或是收敛速度太慢,以至于译码运算在超过迭代次数上限仍然无法顺利校验成功；这样一来不仅会浪费时间进行迭代校验纠错,并且会让队列里预备进行校验的其他错误率较低的数据迟迟无法进行校验.严重拖累整体系统效能。
发明内容
本发明的目的在于提供一种用于数据纠错ECC译码核主控装置，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种用于数据纠错ECC译码核主控装置,包括译码控制单元，所述译码控制单元内设置译码核，所述译码核采集资料/纠错码，并输出状态和资料/纠错码。
优选的，所述译码控制单元内还设置终止管理单元，所述终止管理单元连接译码核。
优选的，包括以下步骤：
A、译码管理器在收到译码核输出状态时,会监控其收敛状况实时比对；
B、监看译码核是否对该笔数据迭代运算有着正确与合理的收敛值，或者比对输出的错误比特数，对照预先设定好的最大容许错误比特数值；
C、若是错误数量没有收敛反而持续发散,以至于在迭代运算后错误比特数持续增加,或者在第一回合迭代运算结束时回报的错误比特数量即超过默认最大容许值时,译码管理器便会停止译码核的迭代运算；
D、同时送出错误通知或者发出中断给CPU.如此一来便可以大幅度减小对于高错误率数据信息的误处理机率。
与现有技术相比，本发明的有益效果是：本发明针对译码核实时监控其输出状态,译码核于每一回合迭代运算结束时输出结果供检查,该结果可以是任何可以代表错误数量级的数字单位或任何表示方式,比如错误比特数或者症状值，能够将高错误率数据讯息交由软件或其他硬件模块或流程进行其他方式的校验与纠错，让原本的正常迭代校验核资源可以继续处理后续的数据校验纠错工作。
附图说明
图1为本发明主控内部的译码控制单元,未配置译码流程强制终止管理器示意图；
图2为本发明主控内部的译码控制单元,配置译码流程强制终止管理器示意图；
图3为本发明主控内部的译码控制单元,未配置译码流程强制终止管理器的状况示意图；
图4为本发明主控内部的译码控制单元,配置译码流程强制终止管理器的状况示意图；
[根据细则20.5后提交 15.04.2019]　
图5为本发明主控内部的译码控制单元，配置译码流程强制终止管理器的状况示意图；
[根据细则20.5后提交 15.04.2019]　
图6为本发明主控内部的译码控制单元，配置译码流程强制终止管理器的状况另一示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-4，本发明提供一种技术方案：一种用于数据纠错ECC译码核主控装置,包括译码控制单元1，所述译码控制单元1内设置译码核2，所述译码核2采集资料/纠错码，并输出状态和资料/纠错码。
本发明中，译码控制单元1内还设置终止管理单元3，所述终止管理单元3连接译码核2。
本发明中，一种用于数据纠错ECC译码核主控装置的使用方法，包括以下步骤：
A、译码管理器在收到译码核输出状态时,会监控其收敛状况实时比对；
B、监看译码核是否对该笔数据迭代运算有着正确与合理的收敛值，或者比对输出的错误比特数，对照预先设定好的最大容许错误 比特数值；
C、若是错误数量没有收敛反而持续发散,以至于在迭代运算后错误比特数持续增加,或者在第一回合迭代运算结束时回报的错误比特数量即超过默认最大容许值时,译码管理器便会停止译码核的迭代运算；
D、同时送出错误通知或者发出中断给CPU.如此一来便可以大幅度减小对于高错误率数据信息的误处理机率。
综上所述，本发明针对译码核实时监控其输出状态,译码核于每一回合迭代运算结束时输出结果供检查,该结果可以是任何可以代表错误数量级的数字单位或任何表示方式,比如错误比特数或者症状值，能够将高错误率数据讯息交由软件或其他硬件模块或流程进行其他方式的校验与纠错，让原本的正常迭代校验核资源可以继续处理后续的数据校验纠错工作。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (3)

  1. 一种用于数据纠错ECC译码核主控装置,其特征在于：包括译码控制单元1，所述译码控制单元(1)内设置译码核(2)，所述译码核(2)采集资料/纠错码，并输出状态和资料/纠错码。
  2. 根据权利要求1所述的一种用于数据纠错ECC译码核主控装置，其特征在于：所述译码控制单元(1)内还设置终止管理单元(3)，所述终止管理单元(3)连接译码核(2)。
  3. 实现权利要求1所述的一种用于数据纠错ECC译码核主控装置的使用方法，其特征在于：包括以下步骤：
    A、译码管理器在收到译码核输出状态时,会监控其收敛状况实时比对；
    B、监看译码核是否对该笔数据迭代运算有着正确与合理的收敛值，或者比对输出的错误比特数，对照预先设定好的最大容许错误比特数值；
    C、若是错误数量没有收敛反而持续发散,以至于在迭代运算后错误比特数持续增加,或者在第一回合迭代运算结束时回报的错误比特数量即超过默认最大容许值时,译码管理器便会停止译码核的迭代运算；
    D、同时送出错误通知或者发出中断给CPU.如此一来便可以大幅度减小对于高错误率数据信息的误处理机率。
PCT/CN2019/078240 2018-12-09 2019-04-15 一种用于数据纠错ecc译码核主控装置 WO2020118943A1 (zh)

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