CN101682456B - 无线接入系统的发送机和接收机、无线接入系统的发送方法和接收方法及其程序 - Google Patents

Abstract

CAZAC序列定义式的指数中包含的二次式的运算处理被转换成递归式的运算处理以获得该指数。利用所获得的指数来生成CAZAC序列。所生成的CAZAC序列被确定为用于发送/接收的参考信号或者随机接入前导信号。

Description

无线接入系统的发送机和接收机、无线接入系统的发送方法和接收方法及其程序

技术领域

本发明涉及用于无线接入系统的发送机和接收机。

背景技术

在3GPP(第三代合作伙伴)的LTE(长期演进)中，单载波FDMA已被采用为上行链路无线接入模式(3GPP TS 36.211 V2.0.0，2007-09，第15页第5.5.1.1段)。在3GPP LTE中，为了估计用于上行链路调度的CQI(信道质量信息)或估计用于接收方的数据解调的信道，而发送参考信号。

在3GPP LTE中规定了使用一种CAZAC(恒定幅度零自相关序列)序列——Zadoff-Chu序列，来作为这种参考信号。另外，类似的Zadoff-Chu序列也用于随机接入中的前导(preamble)信号。此外，类似的Zadoff-Chu序列还用于在数据信道发送期间与数据信号一起发送的参考信号。

这里的“CAZAC序列”是在时域和频域同时具有恒定幅度的序列，并且其中，对于非零时移，周期性自相关值总为零(零自相关)。CAZAC序列是这样的序列：由于其在时域具有恒定幅度，因此PARP(峰均功率比)被抑制到较低水平，并且由于其在频域的恒定幅度，因此适于频域的传播路径估计。

上文所描述的低PARP意味着功耗被抑制到较低水平，该特征是移动通信中尤其希望的性质。另外，完全零自相关特性适于随机接入中用户信号的检测或接收信号的定时的检测。

3GPP LTE中规定的、被用作随机接入信道的前导的Zadoff-Chu序列的序列定义式由式1表示：

$X_u\left(n\right)=e^{-j\frac{\mathrm{\πun}(n+1)}{N_{\mathrm{zc}}}},n=\mathrm{0,1},...,N_{\mathrm{zc}}-1$ 式1

这里，u是序列号，N_zc是序列长度。另外，可以使用的序列号u的值是小于序列长度N_zc的自然数，即u＝1，...，N_zc-1。

因而，CAZAC序列是这样的序列定义式，该序列定义式在作为指数的上标的数学式中包含关于n的二次式。

发明内容

在诸如蜂窝通信之类的移动通信中，为了上行链路随机接入发送/接收或为了数据信道的参考信号发送/接收，诸如由在指数中包含关于n的二次式的式子定义的Zadoff-Chu序列之类的CAZAC序列必须在每个终端/基站中被生成。然而，如下所述，当根据序列定义式生成CAZAC序列时，问题产生。

在序列定义式的作为指数上标的数学式中，包含关于n的二次式，还包含除以序列长度N_zc的除法，因此为了进行序列生成，需要针对所有n(＝0，1，...，N_zc-1)进行乘法和除法。换言之，为了进行序列生成，需要与序列长度N_zc成比例的乘法和除法次数，产生所需计算量极其巨大的问题。

本发明的一个目的是提供能够解决上述问题的无线接入系统的发送机/接收机、无线接入系统的发送方法/接收方法，以及程序。

本发明的无线接入系统的发送机配备有：

算术单元，用于将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据CAZAC序列定义式的周期性获得的递归式的算术处理，以找到该指数；

序列生成单元，用于使用算术单元找到的指数来生成CAZAC序列；以及

发送单元，用于把序列生成单元中生成的CAZAC序列作为数据信号的参考信号或作为随机接入前导信号来发送。

本发明的无线接入系统的接收机配备有：

算术单元，用于将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据CAZAC序列定义式的周期性获得的递归式的算术处理，以找到该指数；

序列生成单元，用于使用算术单元找到的指数来生成CAZAC序列；以及

接收单元，用于接收由与CAZAC序列相同的序列构成的数据信号的参考信号或随机接入前导信号，并使用在序列生成单元中生成的CAZAC序列以及所述数据信号的参考信号或随机接入前导信号来检测所述数据信号或随机接入用户。

本发明的无线接入系统的发送方法的特征在于：

将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据CAZAC序列定义式的周期性获得的递归式的算术处理，以找到该指数；

使用通过递归式的算术处理找到的指数来生成CAZAC序列；以及

将所述CAZAC序列作为数据信号的参考信号或作为随机接入前导信号来发送。

本发明的无线接入系统的接收方法的特征在于：将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据CAZAC序列定义式的周期性获得的递归式的算术处理，以找到该指数；

使用在递归式的算术处理中找到的指数来生成CAZAC序列；

接收由与CAZAC序列相同的序列构成的数据信号的参考信号或随机接入前导信号；以及

使用CAZAC序列以及所述数据信号的参考信号或随机接入前导信号来检测所述数据信号或随机接入用户。

本发明的第一程序使计算机执行以下处理：

将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据CAZAC序列定义式的周期性获得的递归式的算术处理，以找到该指数；

使用通过递归式的算术处理找到的指数来生成CAZAC序列；以及

把所述CAZAC序列作为数据信号的参考信号或作为随机接入前导信号来发送。

本发明的第二程序使计算机执行以下处理：

将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据CAZAC序列定义式的周期性获得的递归式的算术处理，以找到该指数；

使用在递归式的算术处理中找到的指数来生成CAZAC序列；

接收由与CAZAC序列相同的序列构成的数据信号的参考信号或随机接入前导信号；以及

使用CAZAC序列以及所述数据信号的参考信号或随机接入前导信号来检测所述数据信号或随机接入用户。

根据本发明，在根据序列定义式生成序列时必需的乘法和除法可以被完全消除，CAZAC序列可以通过加法和减法来生成，并且必需的计算量和电路规模可以大大减小。

附图说明

图1是示出本发明的无线接入系统的配置的框图；

图2A是示出本发明第一实施例的无线接入系统的发送机的配置的框图；

图2B是示出本发明第一实施例的无线接入系统的接收机的配置的框图；

图3A是示出在图2A所示的发送机中执行的发送处理方法的流程图；

图3B是示出在图2B所示的接收机中执行的接收处理方法的流程图；

图4A是示出通过程序执行本发明第一实施例的无线接入系统的发送处理的设备的配置的框图；

图4B是示出通过程序执行本发明第一实施例的无线接入系统的接收处理的设备的配置的框图；

图5A是示出本发明第二实施例的无线接入系统的发送机的配置的框图；

图5B是示出本发明第二实施例的无线接入系统的接收机的配置的框图；

图6A是示出本发明第二实施例的发送机的算术单元的配置的框图；

图6B是示出本发明第二实施例的接收机的算术单元的配置的框图；

图7A是示出本发明第三实施例的无线接入系统的发送机的配置的框图；

图7B是示出本发明第三实施例的无线接入系统的接收机的配置的框图；

图7C是示出图7B所示的接收机的接收单元的配置的框图；

图8是示出本发明第三实施例的发送机的算术单元的配置的框图；

图9是用于说明本发明的第三实施例的算术单元和序列生成单元的实际CAZAC序列生成电路的配置和操作的框图；

图10是示出本发明第八实施例的无线接入系统的发送机(发送单元)的配置的框图；

图11是示出本发明第八实施例中当获取随机接入时接收机(接收单元)的配置的框图；

图12是示出本发明第八实施例中当接收数据信道时接收机(接收单元)的配置的框图。

参考符号说明

10，20             CAZAC序列生成设备

11，21             算术单元

13，15             发送单元

23，25             接收单元

100                发送机

101                数据信号生成单元

102                参考(或前导)信号生成单元

103                DFT单元

104                子载波映射单元

105                IFFT单元

106                循环前缀附加单元

111，211           存储单元初始值(更新值)存储器(存储单元)

112，212      R(n)更新单元

113，213      P(n)更新单元

114           整数部分剪出单元

121，221      三角函数值转换器

122，222      CAZAC序列生成单元

121，221      参考单元(余弦表参考单元)

121           参考单元(余弦表参考单元)

122           CAZAC序列生成单元

200           接收机

201，211      循环前缀删除单元

203，212，213FFT单元

204，214，215 子载波解映射单元

205           前导信号生成单元

206           前导信号乘法器

207           用户信号检测单元

216           参考信号生成单元

217           参考信号乘法器

218           信道估计单元

219           数据均衡器

220           解调器

231           接收装置

232           乘法装置

233           输出装置

1121，1131    加法器

1211          第一算术单元

1213          第二算术单元

1212，1214    余弦表CosTbl

1221，1222    选择器

具体实施方式

下面参考附图描述本发明的实施例。

【第一实施例】

首先，以下描述作为本发明的应用目标的诸如单载波传输系统之类的无线接入系统。

图1示出本发明的无线接入系统的配置。诸如单载波传输系统之类的无线接入系统由发送机100和接收机200构成。在该无线接入系统中，发送机100生成参考信号并将该生成的参考信号发送到接收机200。接收机200生成参考信号用于数据解调。在接收机200中生成的该参考信号与在发送机100中生成的参考信号相同。

另外，发送机100生成前导信号并将该生成的前导信号发送到接收机200。在接收机200中，前导信号被生成并随后用于诸如检测随机接入用户之类的目的。诸如Zadoff-Chu序列之类的CAZAC序列被用作参考信号和前导信号。

图2A示出本发明第一实施例的无线接入系统的发送机的配置，图3A示出发送处理方法(过程)。图2B示出本发明第一实施例的无线接入系统的接收机的配置，图3B示出接收处理方法(过程)。图4A和图4B示出通过计算机程序实现本发明第一实施例的无线接入系统中的发送和接收处理的设备的配置。

如图2A所示，无线接入系统的发送机由以下各项构成：算术单元11，用于接收在指数中包括二次式的序列定义式作为输入并且用于将二次式的该算术处理转换成根据序列定义式的周期性获得的递归式的算术处理，以生成指数；序列生成单元12，用于根据所生成的指数来生成序列定义式的CAZAC序列；以及发送单元13，用于发送所生成的CAZAC序列，作为数据信号的参考信号或随机接入前导信号。

如图2B所示，无线接入系统的接收机由以下各项构成：算术单元21，用于接收在指数中包括二次式的序列定义式作为输入并且用于将二次式的该算术处理转换成根据序列定义式的周期性获得的递归式的算术处理，以生成指数；序列生成单元22，用于根据所生成的指数来生成序列定义式的CAZAC序列；以及接收单元23，用于接收参考信号或随机接入前导信号，并通过所生成的CAZAC序列执行数据信号或用户信号的检测。

如图3A所示，本实施例的无线接入系统的发送处理过程由以下步骤构成：步骤S11，将在指数中包括二次式的序列定义式的二次式的算术处理转换成递归式的算术处理，以生成指数；步骤S12，根据所生成的指数来生成序列定义式的CAZAC序列；以及步骤S13，发送所生成的CAZAC序列，作为数据信号的参考信号或随机接入前导信号。

如图3B所示，本实施例的无线接入系统的接收处理过程由以下步骤构成：步骤S21，将在指数中包括二次式的序列定义式的二次式的算术处理转换成递归式的算术处理，以生成指数；步骤S22，根据所生成的指数来生成序列定义式的CAZAC序列；以及步骤S23，接收参考信号或随机接入前导信号并且通过所生成的CAZAC序列来接收数据信号或检测用户信号。

另外，如图4A所示，无线接入系统的发送机可以通过CAZAC序列生成设备10和发送单元15实现。CAZAC序列生成设备10包括CPU(中央处理单元)10a、ROM(只读存储器)10b、RAM(随机存取存储器)10c、输入单元10d和输出单元10e；这些组件是总线连接的。在指数中包含二次式的序列定义式作为来自输入单元10d的输入被接收。CPU 10a使用RAM 10c作为用来将二次式的算术处理转换成递归式的算术处理并生成上述指数的工作存储器并且生成序列定义式的CAZAC序列。CPU 10a使得所生成的CAZAC序列从输出单元10e输出到发送单元15。发送单元15将从输出单元10e提供的CAZAC序列作为数据信号的参考信号或随机接入前导信号从发送单元15发送。

为了实现上述发送机功能，控制程序(程序)被存储在ROM 10b中，以便将上述序列定义式的指数的二次式转换成递归式并执行运算、生成上述指数、并基于所生成的指数来生成CAZAC序列。构成计算机的CPU 10a从ROM 10b读取程序并被所读取的程序控制。CPU 10a执行该程序以控制每个组件，从而实现上述功能。

如图4B所示，无线接入系统的接收机可以通过CAZAC序列生成设备20和接收单元25实现。CAZAC序列生成设备20包括CPU(中央处理单元)20a、ROM(只读存储器)20b、RAM(随机存取存储器)20c、输入单元20d和输出单元20e；这些组件是总线连接的。在指数中包含二次式的序列定义式作为输入在输入单元20d中被接收。CPU 20a使用RAM20c作为用来将二次式的算术处理转换成递归式的算术处理以生成指数的工作存储器并且生成序列定义式的CAZAC序列。CPU 20a使所生成的CAZAC序列从输出单元20e输出到接收单元25。接收单元25接收参考信号或随机接入前导信号并通过从输出单元20e提供的CAZAC序列来接收数据信号或检测用户信号。

为了实现上述接收机的功能，控制程序(程序)被存储在ROM 20b中，以便将上述序列定义式的指数的二次式转换成递归式、生成上述指数、并基于所生成的指数来生成CAZAC序列。构成计算机的CPU 20a从ROM 20b读取程序并被所读取的程序控制。CPU 20a执行该程序以控制每个组件，从而实现上述功能。

【第二实施例】

以下描述本发明第二实施例的无线接入系统的发送机和接收机。

图5A和图5B分别示出第二实施例的无线接入系统的发送机和接收机的结构。

如图5A所示，本实施例的无线接入系统的发送机由以下各项构成：算术单元11，接收在指数中包含二次式的序列定义式、将二次式的算术处理转换成根据序列定义式的周期性获得的递归式的算术处理以生成指数；序列生成单元12，根据所生成的指数来生成序列定义式的CAZAC序列；以及发送单元13，发送所生成的CAZAC序列，作为数据信号的参考信号或者作为随机接入前导信号。

序列生成单元12设置有三角函数值转换器121和CAZAC序列生成单元122。三角函数值转换器121将接收的、从算术单元11输入的指数转换成三角函数值。CAZAC序列生成单元122使用接收的、从三角函数值转换器121输入的三角函数值来生成CAZAC序列。

三角函数值转换器121可以被配置成保存参考表的参考单元，所述参考表允许利用来自算术单元11的指数作为索引或地址来参考相应的三角函数值。

如图5B所示，本实施例的无线接入系统的接收机由以下各项构成：算术单元21，接收在指数中包含二次式的序列定义式作为输入，并将二次式的算术处理转换成根据序列定义式的周期性获得的递归式的算术处理以生成指数；序列生成单元22，根据所生成的指数来生成序列定义式的CAZAC序列；以及接收单元23，通过所生成的CAZAC序列来接收数据信号或检测用户信号。

序列生成单元22还设置有三角函数值转换器221和CAZAC序列生成单元222。三角函数值转换器221将接收的、从算术单元21输入的指数转换成三角函数值。CAZAC序列生成单元222使用接收的、从三角函数值转换器221输入的三角函数值来生成CAZAC序列。

以下的说明涉及与CAZAC序列的生成有关的功能以及第二实施例的发送机和接收机中用于这些功能的算术单元的详细配置。由于生成CAZAC序列的操作在发送机和接收机中相似，因此下面只给出与发送机有关的说明。

假设发送机的算术单元11通过下面的、作为在指数中包含二次式的序列定义式的式1来执行操作。式1是在指数函数右上角的指数部分包含关于n的二次式n(n+1)的序列定义式(复数)。

$X_u\left(n\right)=e^{-j\frac{\mathrm{\πun}(n+1)}{N_{\mathrm{zc}}}},n=\mathrm{0,1},...,N_{\mathrm{zc}}-1$ 式1

序列定义式以及所生成的CAZAC序列的序列长度N_zc和序列号u被用作算术单元11的输入。算术单元11通过针对序列定义式初始化递归式并更新递归式来执行运算，并且作为运算结果，生成变量P(n)作为指数。变量P(n)被从算术单元11提供到三角函数值转换器121。

下面描述本实施例的序列定义式和递归式之间的关系。

利用与一个周期(2π空间)的三角函数值相对应的、变量P(n)的最大值m，式1的序列定义式被变换：

其中exp(-j(2π/m)·([(2mu/N_zc)n(n+1)]mod m))中的[]表示整数输出(剪出)。在[]内的运算中，由于m的整数倍可以忽略，因此根据函数exp(-j2πφ)(其中φ是任意实数)的关于φ的周期性，在该时间点，模(mod)m被采用。

这里，P(n)由以下式子定义：

P(n)＝[P^(n)]mod m

P^(n)＝((m/2)u/Nzc)n(n+1)

另外，R(n)由以下式子定义：

R(n)＝P^(n+1)-P^(n)＝((m/2)u/Nzc)(n+1)(n+2)-((m/2)u/Nzc)n(n+1)＝(mu/Nzc)(n+1)

然而，R(0)＝mu/N_zc，K₀为R(n)的初始值。

因此，作为R(n)的递归式，以下式子成立：

R(n+1)-R(n)＝(mu/Nzc)(n+1)-(mu/Nzc)n＝mu/Nzc

作为P(n)的递归式，以下式子成立：

P^(n+1)-P^(n)＝(mu/Nzc)(n+1)

考虑到利用从上述式子导出的递归式R(n+1)＝R(n)+mu/N_zc实现R(n)的更新，添加到前一R(n)的值mu/N_zc是更新值K₁(＝K₀)。当K₀和K₁等于或大于m时，模m被采用。

因此，该示例的用于CAZAC序列生成的初始值K₀由下面的式2给出：

$K_0=\frac{m\·u}{N_{\mathrm{zc}}}\mathrm{mod}m$ 式2

P(n)、P^(n)和R(n)的初始化(初始值)由下面的式3给出：

P(n)初始化：P^(0)←0，P(0)←0

R(n)初始化： $R\left(0\right)\←K_0(=\frac{m\·u}{N_{\mathrm{zc}}}\mathrm{mod}m)$ 式3

基于式1，P(n)和R(n)的递归式(运算式)如以下式4所示：

Loop n＝1，2，...，(N_zc-1)

P^(n)←P^(n-1)+R(n-1)

if P^(n)≥m，then P^(n)←P^(n)-m

R(n)←R(n-1)+K₁

if R(n)≥m，then R(n)←R(n)-m

n←n+1

end Loop

是整数比特剪出，

K₁是更新值(K₀)                             式4

这里，P^(n)具有这样的形式：P^(n)＝((m/2)u/N_zc)n(n+1)。

图6A和图6B分别示出第二实施例的发送机和接收机的算术单元的配置。如图6A所示，发送机的算术单元11由以下各项构成：初始值K₀和更新值K₁的存储单元111；R(n)更新单元112以及P(n)更新单元113。如图6B所示，接收机的算术单元21由以下各项构成：初始值K₀和更新值K₁的存储单元211；R(n)更新单元212；以及P(n)更新单元213。发送机和接收机的算术单元的功能相同，因此这里说明涉及发送机的算术单元的每个组件的功能。

存储单元111保存作为输入而接收的初始值K₀和更新值K₁，并根据R(n)更新单元112的初始化和更新操作来提供所保存的初始值K₀和更新值K₁。

R(n)更新单元112使用根据以上式子导出的递归式R(n+1)＝R(n)+mu/N_zc来执行R(n)的更新。换言之，R(n)更新单元112将添加到R(n)的前一项的值mu/N_zc作为K₁(K₀)(这样的值：当等于或大于m时，取模n)，执行式4的R(n)←R(n-1)+K₁的更新，并取R(n)的模m。

P(n)更新单元113使用根据以上式子导出的递归式P^(n+1)＝P^(n)+(mu/N_zc)(n+1)＝P^(n)+R(n)来执行P(n)的更新(然而，R(0)＝K(0))。P(n)更新单元113提供所获得的P^(n)的整数(比特)作为输出，并提供该整数值来作为P(n)。换言之，P(n)更新单元113执行式4的P(n)←P(n-1)+R(n-1)的更新，并将P^(n)的整数的模m提供为输出。

在图5A所示的发送机中，三角函数值转换器121接下来基于通过算术单元11中递归式的更新而相继生成的变量P(n)来执行三角函数运算以提供三角函数值(余弦值和正弦值)。CAZAC序列生成单元122基于由三角函数值转换器121提供的三角函数值来执行对(cosP(n)-jsinP(n))的运算，并提供其作为CAZAC符号(signed)序列。

发送机的发送单元113随后发送所生成的CAZAC符号序列，作为数据信号的参考信号或随机接入前导信号。

图5B所示的接收机的算术单元21和序列生成单元22的配置和操作与上述发送机的相同。然而，接收单元23从发送机接收参考信号和数据信号或随机接入前导信号，并使用接收的参考信号或随机接入前导信号和在算术单元21和序列生成单元22中生成的CAZAC序列来检测数据信号或随机接入用户。

在前述说明中，式1被设为序列定义式，而下述式5通常可用作序列定义式。这种情况下，P^(n)采取P^(n)＝((m/2)u/N_zc)f(n)的形式。

$X_u\left(n\right)=e^{-j\frac{\mathrm{\πun}(n+1)}{N_{\mathrm{zc}}}},n=\mathrm{0,1},...,N_{\mathrm{zc}}-1$ 式5

f(n)：关于n的二次式

另外，更新值K₁是基于二次式f(n)的值并且是常数值。

此外，在式5的情况下，R(n)的递归式为下述式6。

R(n)←R(n-1)+K₁                   式6

K₁：更新值(固定值)。

通过在使用发送机的示例的图5A、5B、6A和6B中示出的实施例来生成CAZAC序列的过程的说明如下。

首先，将作为数据信号的参考信号或随机接入前导信号被生成的CAZAC序列的序列长度N_zc和CAZAC序列号u(＝1，2，...，N_zc中的任一个)被选择并用作算术单元11的输入。用于生成与被用作输入的序列长度N_zc和序列号u相对应的CAZAC序列的初始值K₀(更新值K₁)被存储在算术单元11的存储单元111中。

接下来，式2和式3用来在R(n)更新单元112中初始化R(n)。此外，P(n)和P^(n)(n＝0，1，...，N_zc-1)在P(n)更新单元113中被初始化为0。初始化后，在R(n)更新单元112和P(n)更新单元113中，对于n＝(1，2，...，N_zc-1)，利用式4通过前面描述的函数更新R(n)、P(n)和P^(n)。

另外，在三角函数值转换器121中，利用已经被初始化和更新的整数值P(n)(n＝0，1，...，N_zc-1)，生成CAZAC序列xu(n)(n＝0，1，...，N_zc-1)的实部R[xu(n)](n＝0，1，...，N_zc-1)和虚部I[xu(n)](n＝0，1，...，N_zc-1)。最后，CAZAC序列在CAZAC序列生成单元113中以R[xu(n)]+i*I[xu(n)](n＝0，1，...，N_zc-1)(其中i(i²＝-1)是虚数单位)的形式被提供。

CAZAC序列的生成过程在接收机中相同。所选序列长度N_zc和序列号u与作为接收目标的发送机的相同。

如上所述，在本实施例中，将序列定义式的指数中包含的二次式转换成递归式并且执行运算，生成与序列定义式(复数)的实部和虚部的三角函数的相位信息相对应的变量P(n)，并且根据P(n)的正弦值和余弦值计算cosP(n)-jsinP(n)以提供作为CAZAC序列。将序列定义式的指数中包含的二次式转换成递归式来实现计算使得可以完全消除根据定义式生成序列所需的乘法和除法运算处理并允许CAZAC序列仅通过加法和减法来生成。结果，可以大幅减小所需的计算量和电路规模。

【第三实施例】

下面描述本发明第三实施例的无线接入系统的发送机和接收机。该实施例的CAZAC序列的生成单元是适合于3GPP LTE上行链路发送机和接收机的前导序列生成单元或参考序列生成单元的配置的示例。稍后将描述发送机的发送单元和接收机的接收单元的配置的详细示例作为第八实施例。

本实施例具有使得例如终端和基站中的CAZAC序列生成所需的计算量减少的形式。基本思想是通过递归式将指数右上角的关于n的二次式转换成加法和减法的处理、保存余弦(cos)值表、参考该表计算余弦值和正弦值来生成CAZAC序列。根据该实施例，三角函数值转换器被配置成具有例如余弦(cos)值的参考表作为参考单元、并通过参考该表来生成序列。因此对指数运算(三角函数sin和cos运算)电路的需要被消除了，当通过例如FPGA来实现电路时，从电路规模的角度来看，这一特征非常有利。

图7A和图7B分别示出第三实施例的无线接入系统的发送机和接收机的配置。

如图7A所示，发送机由以下各项构成：算术单元11，接收递归式的初始值(更新值)作为输入并通过递归式来计算二次式以生成变量P(n)，所述递归式基于序列长度N_zc、序列号u和作为序列定义式的上述式1；作为序列生成单元12的参考单元(余弦表参考单元)121和CAZAC序列输出单元122，其中参考单元(余弦表参考单元)12根据所生成变量P(n)提供余弦值，CAZAC序列输出单元122根据正弦值和余弦值生成(cosP(n)-jsinP(n))并将该结果用作符号序列；以及发送单元13。

如图7B所示，接收机由以下各项构成：算术单元21，接收递归式的初始值(更新值)作为序列定义式并通过递归式来计算二次式以生成变量P(n)，所述递归式基于与发送机方相同的式1、序列长度N_zc和序列号u；作为序列生成单元22的余弦表参考单元221，根据所生成的变量P(n)来提供余弦值，以及CAZAC序列输出单元222，根据余弦值和正弦值生成(cosP(n)-jsinP(n))并将该结果用作符号序列；以及接收单元13。

更具体地，如图7C所示，接收单元23由以下各项构成：接收装置231，接收由发送机提供的随机接入前导信号或发送信号的参考信号和数据信号；乘法装置232，将参考信号与随机接入前导信号与由序列生成单元22生成的CAZAC序列相乘；以及输出装置233，基于乘法装置232的输出，均衡和解调所接收的每一个数据信号或检测随机接入用户。

在本实施例中，允许通过参考索引(余弦参考索引数据)来参考余弦值的参考表(余弦参考表)被提供，作为参考单元121和221。

余弦参考表不是与变量P(n)的最大值m相对应地、将一个余弦周期(一个2π区间)的余弦值作为可参考的元素数，而是将余弦参考表本身的可参考的元素数作为1/4个周期(π/2区间：0～π/2)，以降低参考表自身的存储器尺寸。若从至少正峰值或负峰值一直到“0”(π/2区间)的值可以被参考，则可以生成2π区间的所有三角函数值。为此，参考单元针对2π区间的变量P(n)参考π/2区间的余弦参考表的元素，实施诸如添加符号之类的控制，并生成2π区间的所有三角函数值。

下面描述本实施例的CAZAC序列的生成。对于CAZAC序列的生成，由于发送机和接收机的配置和操作相同，因此这里的说明只涉及发送机的情况。

图8示出第三实施例的发送机的算术单元的配置。如图8所示，发送机的算术单元11由以下各项构成：初始值(更新值)存储器(初始值存储器)111、R(n)更新单元112、P(n)更新单元113和整数部分剪出单元114。

假设本实施例中处理的数值是31个11Q20格式的无符号比特(11个高位比特为整数值，20个低位比特为小数值)。整数部分剪出单元114剪出并提供来自P(n)更新单元113的输出的P^的整数部分。另外，参考索引数据是无符号的9比特数据，余弦参考表的三角函数值是无符号的16比特数据。

与在例如收发机系统中使用的序列长度N_zc(例如，在3GPP LTE中假设诸如N_zc＝11，23，31，47，59之类的素数)的序列号u(＝1，2，...，N_zc-1)相对应的CAZAC序列生成的初始值K₀(11Q20格式的31个无符号比特)被存储在初始值存储器111中。这里，初始值K₀由以下式7给出：

$K_0=\frac{2048\·u}{N_{\mathrm{zc}}}\mathrm{mod}2048$ 式7

换言之，当K₀的整数部分等于或大于2048时，整数部分被假定为取模2048的值。

另外，初始值和递归式(运算式)分别由以下式8和式9给出：

P(n)更新部分初始化：P^(0)←0，P(0)←0

R(n)更新部分初始化： $R\left(0\right)\←K_0(=\frac{2048\·u}{N_{\mathrm{zc}}}\mathrm{mod}2048)$ 式8

Loop n＝1，2，...，(N_zc-1)

P^(n)←P^(n-1)+R(n-1)

if P^(n)≥2048，then P^(n)←P^(n)-2048

R(n)←R(n-1)+K₁

if R(n)≥2048，then R(n)←R(n)-2048

n←n+1

end Loop

表示整数比特剪出，

K₁＝K₀                                       式9

图9示出第三实施例的算术单元和序列生成单元的实际CAZAC序列生成电路的配置和处理方法。这些CAZAC序列生成电路被设置在每个发送机和接收机中。以发送机为例，下面描述CAZAC序列生成电路的配置和操作。

算术单元11配备有R(i)更新单元112、P(i)更新单元113以及[30:20]剪出单元114。序列生成单元12配备有余弦表参考单元121和CAZAC序列生成单元122。

R(i)更新单元112配备有加法器1121和选择器Sel 1122。加法器1121将用于与选择器Sel 1122的输出R(i)有关的CAZAC序列生成的初始值K0和R(i-1)的和值提供至选择器Sel 1122的输入端子B。选择器Sel 1122在i＝0时使输入端子A的初始值K₀为所述输出R(i)，在i不等于0时使输入端子B的输入值为所述输出R(i)。

P(i)更新单元113配备有加法器1131和选择器Sel 1132。加法器1131将用于与选择器Sel 1132的输出P^(i)和R(i)更新单元112的输出R(i)有关的P^(i-1)和R(i-1)的和值提供至选择器Sel 1132的输入端子B。选择器Sel 1132在i＝0时使输入端子A的“全0”为所述输出P^(i)，在i不等于0时使输入端子B的输入值为所述输出P^(i)。

余弦表参考单元121配备有：用于基于输出P(i)[10:0](11个无符号比特)来生成复数的实部的第一算术单元1211和被算术输出所参考的余弦表CosTbl 1212；以及用于生成复数的虚部的第二算术单元1213和被算术输出所参考的余弦表CosTbl 1214。序列生成单元122配备有：选择器Sel1221和选择器Sel 1222，用于为分别从余弦表CosTbl 1212和余弦表CosTbl 1214读取的余弦值添加符号并组合复数的实部和虚部。

剪出单元114实施从30个高位比特中剪出至多20比特的处理。换言之，[30:20]剪出单元114从P^(i)的31个无符号比特的30个高位比特中剪出至多20比特，并提供整数值P(i)[10:0]的11个无符号比特。

下面描述余弦表参考单元121和CAZAC序列生成单元122的操作。

第一算术单元1211基于P(i)[10:0]的两个最高位比特的值来计算余弦表的9个无符号比特的表参考索引(或参考地址)的数据和余弦符号(C)，并提供该数据和余弦符号。利用来自第一算术单元1211的9个无符号比特作为表参考索引(地址)，CosTbl 1212提供相应的16个无符号比特的余弦值。选择器Sel 1221将来自第一算术单元1211的余弦符号(C)附加到接收的、从CosTbl 1212输入的16个无符号比特的余弦值上，并将该结果作为复数的实部来提供。

第二算术单元1213基于P(i)[10:0]的两个最高位比特的值来计算余弦表的9个无符号比特的表参考索引(地址)的数据和余弦符号，并提供该数据和余弦符号作为输出。利用来自第二算术单元1213的9个无符号比特作为表参考索引(地址)，CosTbl 1214提供与索引相对应的16个无符号比特的余弦值。选择器Sel 1222将来自第二算术单元1213的余弦符号(C)附加到接收的、从CosTbl 1214输入的16个无符号比特的余弦值上，并将该结果作为复数的虚部来提供。

这里，余弦表CosTbl 1212和1214被参考使得：一个余弦周期(2π)的1/4的表元素的数目为512；cos{((π/2)/512)·i)(其中i＝0，1，...，511)被存储在第i(＝0，1，...，511)个元素中；并且一个周期部分的余弦值(2048个)是通过这些表元素(512个余弦值)来提供的。

在本实施例中，假设余弦表的表元素数目为512并且cos[{(π/2)/512)·i}(其中i＝0，1，...，511)被存储在第i(＝0，1，...，511)个元素中，但是可以使用不同的余弦表元素数目。另外，虽然余弦(cos)值被存储为余弦表，但是若同一范围的正弦(sin)值被存储为正弦表，则可以实现与使用余弦表时相同的处理。

下面的说明涉及本实施例的CAZAC序列生成电路生成CAZAC序列(参考序列或前导序列)的过程。

首先，将要生成的CAZAC序列的CAZAC序列长度N_zc和CAZAC序列号u(＝1，2，...，N_zc中的任一个)被用作初始值存储器111的输入。另外，用于与指定的序列长度N_zc和序列号u相对应的CAZAC序列生成的初始值K₀和更新值K₁被递送到R(n)更新单元112。

下面，使用上述式8，R(n)在R(n)更新单元112中被初始化，或者P(n)和P^(n)在P(n)更新单元113中被各自初始化。

在本实施例中，在由式8给出的递归式处理中，假设变量R(n)和P^(n)(n＝0，1，...，N_zc-1)和K₀都是31个无符号比特(11Q20格式)并且假设P(n)(n＝0，1，...，N_zc-1)是11个无符号比特(11Q0格式)。然而，该格式可以由设计者根据所要求的CAZAC序列的精确度或余弦表的存储器尺寸的限制来自由设置。

在初始化后，对于n(＝1，2，...，N_zc-1)，R(n)、P(n)和P^(n)通过前述式9在R(n)更新单元112和P(n)更新单元113中被更新。

在由式9给出的递归式处理中，当算术单元是由诸如DSP(数字信号处理器)之类的软件实现时，更新P(n)时的比较/减法处理[若P^(n)≥2048，则P^(n)←P^(n)-2048]以及更新R(n)时的比较/减法处理[若R^(n)≥2048，则R(n)←R(n)-2048]是必要的；而当算术单元是由例如FPGA实现时，算术单元可以被配置为忽略溢出，从而算术单元可以由允许仅通过加法和比特剪出来处理的下述式10来实现：

P^(n)←P^(n-1)+R(n-1)

R(n)←R(n-1)+K₁                            式10

换言之，假设生成图9所示的CAZAC序列的操作是由忽略溢出的诸如FPGA之类的电路实现的，并且不需要比较和减法处理。因此，可以采用下述式11的递归式的处理来代替图9所示的配置中根据式9的处理：

Loop n＝1，2，...，(N_zc-1)

P^(n)←P^(n-1)+R(n-1)

R(n)←R(n-1)+K₁

n←n+1

end Loop                                式11

利用上述处理生成的P(n)(n＝0，1，...，N_zc-1)作为表参考索引，余弦表参考单元121通过下面所示的式12来生成CAZAC序列xu(n)(n＝0，1，...，N_zc-1)的实部R[xu(n)](n＝0，1，...，N_zc-1)和虚部I[xu(n)](n＝0，1，...，N_zc-1)。

最后，CAZAC序列生成单元122利用找到的16个无符号比特的余弦值和符号来实施选择器Sel 1211和1222的切换，并以R[xu(n)]+i*I[xu(n)](n＝0，1，...，N_zc-1)的形式提供CAZAC序列。这里，i(i²＝-1)为虚数单位。

当0≤P(n)＜512时：

P’(n)←P(n)

R[X_u(n)]←COS_TBL[P’(n)]

ifP’(n)≠0，then T[X_u(n)]←COS_TBL[512-P’(n)]

ifP’(n)＝0，then T[X_u(n)]←COS_TBL[511]

当512≤P(n)＜1024时：

P’(n)←P(n)-512

T[X_u(n)]＝-COS_TBL[P’(n)]

ifP’(n)≠0，then R[X_u(n)]←-COS_TBL[512-P’(n)]

ifP’(n)＝0，then R[X_u(n)]←-COS_TBL[511]

当1024≤P(n)＜1536时：

P’(n)←P(n)-1024

R[X_u(n)]←COS_TBL[P’(n)]

if P’(n)≠0，then T[X_u(n)]←COS_TBL[512-P’(n)]

ifP’(n)＝0，thenT[X_u(n)]←COS_TBL[511]

当1536≤P(n)＜2048时：

P’(n)←P(n)-1536

T[X_u(n)]←COS_TBL[P’(n)]

ifP’(n)≠0，then R[X_u(n)]←COS_TBL[512-P’(n)]

if P’(n)＝0，then R[X_u(n)]←COS_TBL[511]

其中，对于n＝0，1，...，511

$\mathrm{COS}\_\mathrm{TBL}\left[P^{,}\left(n\right)\right]=\cos (\frac{\mathrm{\π}/2}{512}\·n)$

式12

虽然上文已描述了与发送机有关的配置和操作，但是接收机的配置与发送机的相同。

在本实施例中，作为序列定义式，对于表示在指数中包含二次式的符号序列的(指数)函数，指数上标中的关于n的二次式通过递归式被转换成加法和减法处理，并且保存例如余弦(cos)值的三角函数表被利用由递归式实现的解所参考，以计算cos和sin值并生成CAZAC序列。CAZAC序列定义式的指数中关于n的二次式作为递归式而被转换成加法和减法处理，从而在终端和基站中生成CAZAC序列所需的乘法和除法运算可以被完全消除并且计算量可得以降低。

特别地，在本实施例中，指数值的计算是通过参考余弦表来执行的，从而对原来计算指数值所需的计算cos值和sin值的需要可以被消除，以实现计算量的进一步相应减少。

另外，当在三角函数值的计算中使用例如余弦(cos)值的参考表时，可以通过参考一个表来容易地获得序列生成。结果，对指数运算(三角函数sin和cos的计算)电路的需要可以被消除，当例如通过FPGA来实现电路时，从电路规模的角度来看，该结果是非常有利。

此外，对于P^(n)≥2048(m)和R(n)≥2048(m)的模计算可以通过使用例如能够忽略溢出的FPGA来实现，从而本实施例可以取得计算量的进一步大幅减少。

【第四实施例】

虽然已在上述实施例中示出了由同一方法生成所有CAZAC序列的配置示例，但是利用CAZAC序列的特性，计算量可以减半。

换言之，CAZAC序列由于序列的前一半和后一半之间的关系而具有序列对称性。CAZAC序列的该对称性如下面的式13所示。

X_u(N_zc-n-1)＝X_u(n)；n＝0，1，...，N_zc-1                    式13

利用这一性质，指定序列长度的CAZAC序列可以通过生成CAZAC序列的大约一半的序列(是前一半)来生成。

例如，若所寻CAZAC序列的序列长度为11，则应用式13产生如下所示的式14：

X_u(10)＝X_u(0)

X_u(9)＝X_u(1)

X_u(8)＝X_u(2)

X_u(7)＝X_u(3)

X_u(6)＝X_u(4)                                               式14

因此，若描述长度N_zc＝11的CAZAC序列的情况，则在利用前述实施例中描述的方法找到xu(0)，xu(1)，xu(2)，xu(3)，xu(4)和xu(5)之后，可以利用式14找到剩余的xu(10)，xu(9)，xu(8)，xu(7)和xu(6)。

利用上述式13的性质，序列xu(N_zc-t-1)(t＜N_zc-1)可以利用由该实施例的处理所生成的序列xu(t)、通过在该处理中进行如下替代来生成：xu(N_zc-t-1)＝xu(t)。在这种情况下，与利用该实施例的方法执行所有处理的情况相比，可以通过大约一半的处理来生成CAZAC序列。

因此，根据本实施例，利用CAZAC序列关于索引n的对称性具有如下优点：能够将已被本实施例的方法减少的计算量进一步减少一半。

【第五实施例】

虽然在上述实施例中已在假设生成时域的CAZAC序列的情况下给出了说明，但是式1所示的序列定义式可用于时域序列和频域序列，结果，若这些序列被视为频域序列，则频域的CAZAC序列可以被生成。换言之，频域中的CAZAC序列与式1类似并由n的二次式位于指数的上标中并除以序列长度N_zc的形式表示。因此，频域的CAZAC序列也可以利用与上述实施例相同的方法或电路来找到。

【第六实施例】

在上述实施例中，描述了用于CAZAC序列生成的初始值K₀被保存在初始值存储器中的配置示例，但是用于CAZAC序列生成的初始值K₀不必保存在存储器中。用于CAZAC序列生成的初始值K₀可从外部提供。例如，DSP(数字信号处理器)可以在CAZAC生成电路外部计算初始值(更新值)K₀(K₁)，然后将所计算的值用作CAZAC生成电路的R(n)更新单元的输入。处理在其他方面与上述实施例中的相同。完全等同于上述实施例的序列生成在这种类型的配置中是可能的。这种情况下，用在例如算术单元中的存储器就不必要了。

【第七实施例】

在上述实施例中，描述了这样的示例，其中为了基于在递归式中找到的P(n)来消除指数运算，在三角函数值转换器中使用了保存例如余弦(cos)的参考表，但是本发明并不一定要求使用这种参考表。换言之，高速三角(sin和cos)算术单元可以代替参考表被使用。在通过这种方式使用三角函数算术单元的形式中，作为与前述实施例完全等同的配置，用于生成P(n)的配置可以生成序列符号。

【第八实施例】

下面详细描述作为本发明第八实施例的无线接入系统的发送机的发送单元和接收机的接收单元的配置和操作。在本实施例中，作为在单载波传输系统中的应用示例，说明基站的接收机和移动终端的发送机的配置的示例。

单载波FDMA在3GPP LTE上行链路无线接入系统中被采用。在3GPP LTE中，发送机和接收机各自使用诸如Zadoff-Chu序列之类的CAZAC序列作为随机接入中的参考信号或前导信号，如前所述。

本实施例的发送机和接收机中参考信号和前导信号的生成采用在前述每个实施例中描述的CAZAC序列生成电路(方法)。

图10示出本实施例的发送机(发送单元)的配置。如图10所示，发送机由以下各项构成：数据信号生成单元101、参考信号(或前导信号)生成单元102和发送单元。发送单元通过以下各项配置而成：DFT(离散傅立叶变换)单元103、子载波映射单元104、IFFT(逆快速傅立叶变换)单元105以及循环前缀附加单元106。用于通过例如用户或信道来生成CAZAC序列的序列定义式、序列长度N_zc和序列号u被设置在参考信号(或前导信号)生成单元102中。图10的配置只是一个示例，单载波传输系统发送机不一定限于这种类型的配置。

图11示出用于随机接入接收情况的接收机(接收单元)的配置。如图11所示，该接收机由以下各项构成：接收装置、乘法装置、输出装置以及前导信号生成单元204。接收装置由以下各项构成：循环前缀删除单元201、FFT(快速傅立叶变换)单元203以及子载波解映射单元204。乘法装置包括前导信号乘法器206。输出装置包括用户信号检测单元207。

图12示出当接收数据信道时接收机(接收单元)的配置。如图12所示，该接收机配备有：接收装置、乘法装置、输出装置以及参考信号生成单元216。接收装置由以下各项构成：循环前缀删除单元211、FFT单元212和213以及子载波解映射单元214和215。乘法装置由参考信号乘法器217构成。输出装置由信道估计单元218、数据均衡器219和解调器220构成。

为了生成与由作为随机接入目标的发送机生成的CAZAC序列相同的CAZAC序列，与发送机的序列定义式、序列长度N_zc和序列号u相同的序列定义式、序列长度N_zc和序列号u被设置在图11所示的前导信号生成单元205中。为了生成与作为数据接收目标的发送机生成的CAZAC序列相同的CAZAC序列，与发送机的序列定义式、序列长度N_zc和序列号u相同的序列定义式、序列长度N_zc和序列号u被设置在图12所示的参考信号生成单元216中。图11和图12所示的配置是示例，单载波传输系统接收机不一定限于这种类型的配置。

下面描述本实施例的单载波发送机和接收机的操作的示例。

首先参考图10给出与数据发送情况和随机接入情况有关的操作的示例。

在数据发送情况中，数据信号生成单元101生成发送数据，参考信号生成单元102基于给定的序列定义式、序列长度N_zc和序列号u来生成发送参考信号，该发送参考信号是CAZAC序列。数据信号生成单元101生成的发送数据和参考信号生成单元102生成的发送参考信号经历时分复用并用作DFT单元103的输入。

DFT单元103使时分复用后的信号经历离散傅立叶变换(DFT)处理。在子载波映射单元104中，DFT处理后的频率分量被各自映射到子载波上，所述子载波是根据每个频率分量被分配给每个用户的。随后在IFFT单元105中，来自子载波映射单元104的输出信号经历逆快速傅立叶变换处理(IFFT处理)。最后，在循环前缀附加单元106中，循环前缀被附加到来自IFFT单元105的IFFT输出信号上。通过将循环前缀添加到IFFT输出信号上所产生的信号从循环前缀附加单元106被发送到外部。

在随机接入发送的情况中，前导信号生成单元102基于给定的序列定义式、序列长度N_zc和序列号u来生成前导信号。在DFT单元103中，由前导信号生成单元102生成的前导信号经历DFT处理。后续处理与用于数据发送的相同。换言之，在子载波映射单元104中，DFT处理后的频率分量被各自映射到子载波上，所述子载波是根据每个频率分量被分配给每个用户的。随后在IFFT单元105中，来自子载波映射单元104的输出信号经历逆快速傅立叶变换处理(IFFT处理)。最后，在循环前缀附加单元106中，循环前缀被附加到来自IFFT单元105的IFFT输出信号上。通过将循环前缀添加到IFFT输出信号上所产生的信号从循环前缀附加单元106被发送到外部。

实质上，发送方采用生成的CAZAC序列作为参考信号，使该参考信号经历与数据信号的时分复用，将时分复用的信号映射到指定的子载波上作为频域信号，将该映射的信号作为时域信号，并将循环前缀附加到该时域信号上，然后发送这一结果。或者，发送方采用生成的CAZAC序列作为前导信号，将该前导信号映射到指定的子载波上作为频域信号，将该映射的信号作为时域信号，并将循环前缀附加到该时域信号上，然后发送这一结果。

分别参考图11和图12，以下说明涉及随机接入接收和数据接收情况下的操作。

在随机接入接收的情况中(见图11)，用户使用的序列定义式、序列长度N_zc和序列号u被设置在前导信号生成单元205中。前导信号生成单元205随后生成由CAZAC序列构成的前导信号。

在随机接入接收的操作中，在循环前缀删除单元201中，循环前缀首先被删除。在FFT单元203中，从中删除了循环前缀的接收信号随后经历FFT处理。在子载波解映射单元104中，经历了FFT处理的接收信号随后经历子载波解映射。

子载波解映射后的接收信号和在前导信号生成单元205中生成的前导信号接下来在前导信号乘法器206中相乘。当前导信号相同时，前导信号乘法器206的输出(相乘结果)呈现高相关值。用户信号检测单元207基于前导信号乘法器206的输出(相乘结果)来检测用户信号。

实质上，在随机接入接收的情况中，接收机从接收信号中删除循环前缀，将从中删除了循环前缀的该信号作为频域信号，利用通过该频域信号的子载波解映射而获得的信号与作为接收方的前导信号而生成的CAZAC序列的相乘结果来实施用户检测。

在数据接收的情况中(见图12)，用户使用的序列定义式、序列长度N_zc和序列号u被设置在参考信号生成单元216中。参考信号生成单元216生成由CAZAC序列构成的参考信号。

在数据接收的操作中，在循环前缀删除单元211中，首先从接收信号中删除循环前缀，删除后的接收信号被分割成数据信号和参考信号。随后在FFT单元212中，分割出的接收数据信号经历FFT处理，并且在FFT单元213中，分割出的接收参考信号经历FFT处理。

接下来，在子载波解映射单元214中，在FFT单元212中经历了FFT处理的数据信号经历子载波解映射。另一方面，在子载波解映射单元215中，在FFT单元213中经历了FFT处理的参考信号经历子载波解映射。在参考信号乘法器217中，在子载波解映射单元215中经历了子载波解映射的参考信号与由参考信号生成单元216生成的参考信号相乘。信道估计单元218根据来自参考信号乘法器217的相乘结果来获得信道估计值。

在数据均衡器219中，利用来自信道估计单元218的信道估计值，在子载波解映射单元214中经历了子载波解映射的数据信号被均衡。在解调器220中，在数据均衡器219中被均衡的数据信号被解调，该解调后的信号被从解调器219提供。

实质上，在数据接收的情况中，接收机从接收信号中删除循环前缀，将从中删除了循环前缀的接收信号分割成数据信号和参考信号，使分割出的数据信号和参考信号的每一个经历子载波解映射以作为频域信号，利用经历了子载波解映射的参考信号和作为接收方的参考信号而生成的CAZAC序列的相乘结果来实施信道估计，并且基于信道估计值，对经历了子载波解映射的数据信号进行均衡和解调。

【其他实施例】

与通过前述实施例描述的递归式进行的CAZAC序列生成(电路和方法)有关的处理功能可以通过程序来实现。例如，具有基于前述式1至式14的处理功能的程序被存储为CAZAC序列生成程序，并且三角函数的参考表数据按需要被存储在图3所示的ROM 10b和20b上。CPU 10a和20a读取CAZAC序列生成程序，并且基于已设置的、作为输入来接收的例如CAZAC序列长度N_zc和序列号u，使用RAM 10c和20c的工作区域来运行诸如前述变量P(n)、P^(n)和R(n)的初始化和更新以及三角运算函数之类的处理。CAZAC序列因而被生成。

虽然上面已参考实施例描述了本发明，但是本发明不限于上述实施例。本发明的配置和操作可以被进行不脱离本发明的范围且本领域普通技术人员容易理解的范围内的各种修改。

本申请要求基于2008年1月28日递交的日本专利申请No.2008-11912的优先权并包含该申请的全部公开内容。

Claims (21)

1.一种无线接入系统的发送机，包括：

算术单元，该算术单元将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据所述CAZAC序列定义式的周期性获得的递归式的算术处理，以找到所述指数；

序列生成单元，该序列生成单元使用所述算术单元找到的所述指数来生成CAZAC序列；以及

发送单元，该发送单元把在所述序列生成单元中生成的所述CAZAC序列作为数据信号的参考信号或作为随机接入前导信号来发送。

2.根据权利要求1所述的发送机，其中所述序列生成单元：包括用于保存参考表的参考单元，所述参考表表明所述算术单元找到的所述指数和三角函数值之间的对应关系；通过参考所述参考表来将所述指数转换成三角函数值；并使用该三角函数值生成所述CAZAC序列。

3.根据权利要求2所述的发送机，其中：

所述参考表具有表元素，所述表元素允许参考从至少最大正值或最大负值一直到零的三角函数值；并且

所述参考单元参考所述参考表来生成2π范围内的三角函数值。

4.根据权利要求1所述的发送机，其中：所述序列定义式为式1；所述算术单元使变量R(n)、P^(n)和P(n)(n＝1，2，...，N_zc-1)经历式2所示的初始化和式3所示的更新，并提供变量P(n)作为所述指数，其中

式1为：

$X_u\left(n\right)=e^{-j\frac{\mathrm{\πuf}\left(n\right)}{N_{\mathrm{ZC}}}},$ n＝0，1，…，N_zc-1

N_zc为序列长度，u为序列号，f(n)为关于n的二次式；

式2为：

P(n)初始化：P^(0)←0，P(0)←0

R(n)初始化：R(0)←K₀，其中 $K_0=\frac{m\·u}{N_{\mathrm{ZC}}}\mathrm{mod}m,$

K₀为初始值，所述初始值为一常数值，m为P(n)的最大值；

式3为：

从n等于1开始直至n等于(N_zc-1)进行以下循环：{

令P^(n)等于(P^(n-1)+R(n-1))，

若P^(n)大于等于m，则令P^(n)等于(P^(n)-m)，

令P(n)等于

令R(n)等于(R(n-1)+K₁)，

若R(n)大于等于m，则令R(n)等于(R(n)-m)，

n递增1}

其中，

是整数比特剪出，

K₁是更新值，所述更新值为一常数值，

5.根据权利要求4所述的发送机，其中所述算术单元通过对P^(n)≥m和R(n)≥m的进位无效处理来使用模m运算，以执行式4所示的更新处理来代替所述式3的更新处理，其中式4为：

从n等于1开始直至n等于(N_zc-1)进行以下循环：{

令P^(n)等于(P^(n-1)+R(n-1))，

令P(n)等于

令R(n)等于(R(n-1)+K₁)，

n递增1}。

6.根据权利要求4所述的发送机，其中所述二次式为f(n)＝n(n+1)，更新值K₁为K₁＝K₀。

7.根据权利要求4所述的发送机，其中利用所述CAZAC序列的对称性，序列xu(N_zc-t-1)(t＜N_zc-1)是基于由所述初始化处理和所述更新处理生成的序列xu(t)，通过替代这些处理，以xu(N_zc-t-1)＝xu(t)的形式来生成的。

8.一种无线接入系统的接收机，所述接收机包括：

算术单元，该算术单元将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据所述CAZAC序列定义式的周期性获得的递归式的算术处理，以找到所述指数；

序列生成单元，该序列生成单元使用所述算术单元找到的所述指数来生成CAZAC序列；以及

接收单元，该接收单元接收由与所述CAZAC序列相同的序列构成的数据信号的参考信号或随机接入前导信号，并使用在所述序列生成单元中生成的所述CAZAC序列以及所述参考信号或所述随机接入前导信号来检测所述数据信号或随机接入用户。

9.根据权利要求8所述的接收机，其中所述序列生成单元：包括保存参考表的参考单元，所述参考表表明所述算术单元找到的所述指数和三角函数值之间的对应关系；通过参考所述参考表来将所述指数转换成三角函数值，并使用该三角函数值生成所述CAZAC序列。

10.根据权利要求9所述的接收机，其中：

所述参考表具有表元素，所述表元素允许参考从至少最大正值或最大负值一直到零的三角函数值；并且

所述参考单元参考所述参考表来生成2π范围内的三角函数值。

11.根据权利要求8所述的接收机，其中所述接收单元包括：

接收装置，用于接收所述参考信号或随机接入前导信号；

乘法装置，用于将在所述接收装置中接收的所述参考信号或随机接入前导信号与在所述序列生成单元中生成的所述CAZAC序列相乘；以及

输出装置，用于基于所述乘法装置的输出，均衡并解调所述数据信号或检测随机接入用户。

12.根据权利要求11所述的接收机，其中所述接收装置：

包括：循环前缀删除单元，用于从接收信号中删除循环前缀并将删除后的接收信号分割成数据信号和参考信号；FFT(快速傅立叶变换)单元，用于使已被分割后的数据信号和参考信号中的每一个成为频域的信号；以及子载波解映射单元，用于使所述FFT单元的每个输出经历子载波解映射；或者

包括：循环前缀删除单元，用于从接收信号中删除循环前缀；FFT单元，用于使所述循环前缀删除单元的输出成为频域的信号；以及子载波解映射单元，用于使所述FFT单元的输出经历子载波解映射。

13.根据权利要求11所述的接收机，其中所述输出装置：

包括：信道估计单元，用于根据所述乘法装置的输出提供信道估计值；数据均衡器，用于利用所述信道估计单元的输出来均衡所述数据信号；以及解调器，用于解调所述数据均衡器的输出；或者

包括用户信号检测单元，用于根据所述乘法装置的输出来检测用户。

14.根据权利要求8所述的接收机，其中：

所述序列定义式为式1；所述算术单元使变量R(n)、P^(n)和P(n)[n＝1，2，...，N_zc-1]经历式2所示的初始化和式3所示的更新，并提供变量P(n)作为所述指数，其中

式1为：

$X_u\left(n\right)=e^{-j\frac{\mathrm{\πuf}\left(n\right)}{N_{\mathrm{ZC}}}},$ n＝0，1，…，N_zc-1

N_zc为序列长度，u为序列号，f(n)为关于n的二次式；

式2为：

P(n)初始化：P^(0)←0，P(0)←0

R(n)初始化：R(0)←K₀，其中 $K_0=\frac{m\·u}{N_{\mathrm{ZC}}}\mathrm{mod}m,$

K₀为初始值，所述初始值为一常数值，m为P(n)的最大值；

式3为：

从n等于1开始直至n等于(N_zc-1)进行以下循环：{

令P^(n)等于(P^(n-1)+R(n-1))，

若P^(n)大于等于m，则令P^(n)等于(P^(n)-m)，

令P(n)等于

令R(n)等于(R(n-1)+K₁)，

若R(n)大于等于m，则令R(n)等于(R(n)-m)，

n递增1}

其中，

是整数比特剪出，

K₁是更新值，所述更新值为一常数值，

$P^{^}\left(n\right)=\frac{\frac{m}{2}u}{N_{\mathrm{ZC}}}f\left(n\right).$

15.根据权利要求14所述的接收机，其中所述算术单元通过对P^(n)≥m和R(n)≥m的进位无效处理来使用模m运算，以执行式4所示的更新处理来代替所述式3的更新处理，其中式4为：

从n等于1开始直至n等于(N_zc-1)进行以下循环：{

令P^(n)等于(P^(n-1)+R(n-1))，

令P(n)等于

令R(n)等于(R(n-1)+K₁)，

n递增1}。

16.根据权利要求14所述的接收机，其中所述二次式为f(n)＝n(n+1)，更新值K₁为K₁＝K₀。

17.根据权利要求14所述的发送机，其中利用所述CAZAC序列的对称性，序列xu(N_zc-t-1)(t＜N_zc-1)是基于由所述初始化处理和所述更新处理生成的序列xu(t)，通过替代这些处理，以xu(N_zc-t-1)＝xu(t)的形式生成的。

18.一种无线接入系统的发送方法，包括：

将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据所述CAZAC序列定义式的周期性获得的递归式的算术处理，以找到所述指数；

使用在所述递归式的算术处理中找到的所述指数来生成CAZAC序列；以及

将所述CAZAC序列作为数据信号的参考信号或作为随机接入前导信号来发送。

19.根据权利要求18所述的发送方法，其中表明在所述递归式的算术处理中找到的所述指数和三角函数值之间的对应关系的参考表被参考，以将所述指数转换成三角函数值；并且该三角函数值被用来生成所述CAZAC序列。

20.一种无线接入系统的接收方法，包括：

将CAZAC序列定义式的指数中包含的二次式的算术处理转换成根据所述CAZAC序列定义式的周期性获得的递归式的算术处理，以找到所述指数；

使用在所述递归式的算术处理中找到的所述指数来生成CAZAC序列；

接收由与所述CAZAC序列相同的序列构成的数据信号的参考信号或随机接入前导信号；以及

使用所述CAZAC序列以及所述参考信号或随机接入前导信号来检测所述数据信号或随机接入用户。

21.根据权利要求20所述的接收方法，其中表明在所述递归式的算术处理中找到的所述指数和三角函数值之间的对应关系的参考表被参考，以将所述指数转换成三角函数值；并且该三角函数值被用来生成所述CAZAC序列。

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