CN101677236A - 用于数字环路滤波器的技术 - Google Patents

Abstract

本申请涉及用于数字环路滤波器的技术。具体地，公开一种数字环路滤波器，包括精细控制电路和粗略控制电路。所述精细控制电路响应于第一相位误差信号而将反馈时钟信号的相位调整第一相位调整，其中，所述第一相位误差信号指示参考时钟信号与所述反馈时钟信号之间的相位误差的符号。所述粗略控制电路响应于第二相位误差信号而将所述反馈时钟信号的相位调整第二相位调整。所述第二相位调整大于所述第一相位调整。所述第二相位误差指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。

Description

用于数字环路滤波器的技术

相关申请的交叉引用

本专利申请要求于2008年9月19日提交的美国临时专利申请61/098,694的优先权，其通过参考引入于此。

技术领域

本发明涉及电子电路，并且特别涉及用于数字环路滤波器的技术。

背景技术

例如数字锁相环路和数字延迟锁定环路的数字锁定环路通常使用数字环路滤波器。

发明内容

根据一些实施例，数字环路滤波器包括精细控制电路和粗略控制电路。所述精细控制电路响应于第一相位误差信号而通过第一相位调整来调整反馈时钟信号的相位，其中，所述第一相位误差信号指示参考时钟信号与所述反馈时钟信号之间的相位误差的符号。所述粗略控制电路响应于第二相位误差信号而通过第二相位调整来调整所述反馈时钟信号的相位。所述第二相位调整比所述第一相位调整大。所述第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。本发明包括用于实施这里描述的实施例的电路、系统和方法。

当考虑以下详细描述和附图时，本发明的各种目的、特征和优势将变得显而易见。

附图说明

图1示出了根据本发明的一个实施例的数字锁相环路(PLL)的示例。

图2是示出根据本发明的一个实施例的数字环路滤波器(DLF)的示例的简化局部框图。

图3是根据本发明的一个实施例的数字环路滤波器(DLF)的详图。

图4示出了根据本发明的一个实施例的、DCO中由精细、中等和频带(band)移位寄存器控制的电容器组。

图5A示出了根据本发明的一个实施例的、图3的DLF中的PFIR滤波器的示例。

图5B示出了根据本发明的一个实施例的、图3的DLF中的PFIR滤波器的另一示例。

图6A是示出根据本发明的一个实施例的、图3的数字环路滤波器中的各种信号的示例波形的非抽样时序图。

图6B是示出根据本发明的一个实施例的、图3的DLF中的各种信号的示例波形的抽样时序图。

图6C是示出根据本发明的一个实施例的、图3的DLF中的各种信号的示例波形的抽样时序图。

图7是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化局部框图。

图8示出了可以体现本发明的技术的示例性数字系统的框图。

具体实施方式

图1示出了根据本发明的一个实施例的数字锁相环路(PLL)电路100的示例。PLL 100包括bang-bang相位频率检测器(BBPFD)电路101、数字环路滤波器102、数控振荡器(DCO)103和分频器电路104。PLL 100通常被制作在例如可编程逻辑集成电路或专用集成电路(ASIC)的集成电路上。可编程逻辑集成电路包括现场可编程门阵列(FPGA)和可编程逻辑设备(PLD)。

bang-bang相位频率检测器101将输入参考时钟信号CLK1的相位与由分频器电路104生成的反馈时钟信号FBCLK的相位比较。分频器电路104是计数器电路，其划分来自DCO 103的周期性输出时钟信号OUT的频率来生成反馈时钟信号FBCLK的频率。相位频率检测器101生成数字相位检测器控制信号，其中，所述数字相位检测器控制信号具有指示时钟信号CLK1与FBCLK之间的任何相位和/或频率差的逻辑状态。

数字环路滤波器102对来自相位频率检测器101的相位检测器控制信号进行滤波以便生成被发送到数控振荡器(DCO)103的输入端子的振荡器控制信号。DCO 103还接收输入时钟信号CLK2。图1中的时钟信号CLK1和CLK2可以是具有相同频率的同一周期性信号或具有不同频率的两个不同周期性信号。DCO 103响应于所述振荡器控制信号和时钟信号CLK2而生成周期性输出时钟信号OUT。DCO 103响应振荡器控制信号的改变而改变时钟信号OUT的频率。

图2是示出根据本发明的一个实施例的数字环路滤波器(DLF)200的示例的简化局部框图。数字环路滤波器(DLF)200是PLL 100中的数字环路滤波器102的示例。由此，DLF 200可以被用于例如PLL100的数字锁相环路中。

DLF 200包括逻辑模块201和移位寄存器204。图2还示出了8个开关205A-205H和8个电容器206A-206H。开关205和电容器206被放置在例如DCO 103的数控振荡器中的电容器组中。8个电容器206和8个开关205作为示例子在图2中被示出。DCO可以具有任意合适数量的电容器和开关。

DLF 200控制DCO中的开关205A-205H的导电状态。如图2中所示，每个开关205耦合到对应的电容器206。每个电容器206耦合于开关205与接收接地电压的端子之间。开关205被闭合以便将对应电容器206耦合到DCO中的公共节点207。开关205被打开以便从公共节点207断开对应电容器206的耦合。

DLF 200闭合的开关205A-205H越多，导致越多的电容器206A-206H中被一起并行地耦合，从而增大节点207处的电容。当节点207处的电容增大时，DCO 103减小其输出时钟信号OUT的相位和频率。DLF 200打开的开关205A-205H越多，导致越少的电容器206A-206H被一起并行地耦合，从而减小节点207处的电容。当节点207处的电容减小时，DCO 103增大其输出时钟信号OUT的相位和频率。电容206A-206H可以是DCO 103中的变容二极管的一部分。

DLF 200中的移位寄存器204包含一组在图2中用正方形代表的触发器。移位寄存器204中的触发器的数量等于DCO 103中的开关的数量。每个触发器存储比特1(即逻辑高状态)或比特0(即逻辑低状态)。代表存储在寄存器204中的每个触发器中的逻辑状态的信号被发送到DCO 103，以便在没有任何二进制转换的情况下控制开关205A-205H中的一个的导电状态。寄存器204中的每个触发器控制开关205A-205H中的一个不同的开关。

如果反馈时钟信号FBCLK的相位在时间上晚于输入参考时钟信号CLK1的相位达到，则bang-bang相位频率检测器101导致相位误差信号具有第一逻辑状态。DLF 200接收来自相位频率检测器101的相位误差信号。所述相位误差信号被作为相位检测器控制信号的一部分发送到DLF 102/200。当所述相位误差信号处于第一逻辑状态时，DLF 200生成信号202，该信号202就图2的朝向来说从寄存器204的顶部向下将更多比特0串行地移入移位寄存器204。信号202导致存储在移位寄存器204中的比特0的总数增加。当存储在寄存器204中的比特0的数量增加时，更多的开关205中被打开，这导致节点207处的电容减小。响应于节点207处的被减小的电容，DCO 103增大输出时钟信号OUT的相位和频率，其导致FBCLK的相位和频率增大(即，时钟跃迁在时间上更早发生)。由锁相环路100的反馈动作及时进行的该操作驱动CLK1与FBCLK之间的相位误差趋于零。

如果反馈时钟信号FBCLK的相位在时间上早于输入参考时钟信号CLK1的相位到达，则bang-bang相位频率检测器101导致相位误差信号具有第二逻辑状态。当相位误差信号处于该第二逻辑状态时，DLF 200生成信号203，该信号203就图2中的朝向来说从寄存器204的底部向上将更多比特1串行地移入移位寄存器204中。信号203导致存储在移位寄存器204中的比特1的总数增加。当存储在移位寄存器204中的比特1的数量增加时，更多开关205闭合，这导致节点207处的电容增大。响应于节点207处的被增大的电容，DCO 103减小输出时钟信号OUT的相位和频率，其导致FBCLK的相位和频率减小(即，时钟跃迁在时间上更晚发生)。由锁相环路100的反馈动作及时进行的该操作驱动CLK1与FBCLK之间的相位误差趋于零。

根据定义，相位是频率的数学积分。短时间内频率的增大提前于DCO 103的输出时钟信号OUT的相位，直到CLK1与FBCLK之间的相位误差被减小为止。

图2的体系结构避免例如乘法和加法的算术运算和编码转换，以助于降低电路复杂度以及电路的功率消耗。这些目标通过这样的体系结构来达到，所述体系结构基于使用移位寄存器204的累加。

根据一些实施例，提供具有低复杂度的非线性数字环路滤波器。闭合环路系统是非线性的，因为PLL 100中的bang-bang相位频率检测器101是非线性的。由相位频率检测器101生成的相位误差信号被量化为“领先”或“落后”信号。例如，相位误差信号的逻辑低状态可以代表领先信号，以及相位误差信号的逻辑高状态可以代表落后信号。相位误差信号的逻辑状态指示FBCLK信号的相位是在CLK1信号的相位的前面还是在CLK1信号的相位的后面。

如果FBCLK和CLK1时钟信号的相位和/或频率之间的差较大，则数字环路滤波器200实施更多纠正动作，但不是以线性方式来实施。由此，DLF 200是非线性的。DLF 200包括比例通路以及积分通路两者。一般来说，比例和积分通路的输出在滤波器200的输出处被总和到一起。在滤波器200中，积分通路被用于实现大频率范围，而比例通路被用于通过提供一定程度的相位领先纠正来使环路稳定。

图3是根据本发明的一个实施例的数字环路滤波器(DLF)200的详图。图3中的DLF 200包括PPX模块301、串行有限冲击响应(FIR)滤波器302、并行有限冲击响应(PFIR)滤波器303、分频器电路304、锁存器305、锁存器306、PPA控制模块307、精细移位寄存器308、中等移位寄存器309、频带移位寄存器310、气泡检测模块311-313以及奇偶检测器314。

DLF 200接收来自相位频率检测器101的若干数字输入信号。所述数字输入信号在图1中被称为相位检测器控制信号。DLF 200响应于所述数字输入信号生成若干数字输出信号。

被作为数字输入信号发送到DLF 200的相位检测器控制信号包括SIGN信号、DR信号、L1UP信号、L1DN信号、FUP信号以及FDN信号。SIGN信号指示相位误差是正的(SIGN＝1)还是负的(SIGN＝0)。SIGN信号在上面也被称为相位误差信号。例如，当FBCLK时钟信号的逻辑状态跃迁在时间上晚于CLK1时钟信号的对应逻辑状态跃迁发生时，SIGN信号可以指示“1”(即处于逻辑高状态)。通过使用本示例，当FBCLK时钟信号的逻辑状态跃迁在时间上早于CLK1信号的对应逻辑状态跃迁发生时，SIGN信号指示“0”(即处于逻辑低状态)。

数据就绪(DR)信号是一种协议信号，其向DLF 200指示：相位比较已在CLK1与FBCLK之间进行，以及，体现在SIGN信号中的数据已准备好被DLF 200读取。DR信号的有效边沿指示相位误差信号(即SIGN信号)何时准备好被DLF 200处理。DR信号可以被用作用于驱动数字环路滤波器200内的所有同步运算的时钟信号。DR信号可以是输入参考时钟信号CLK1，或者是从输入参考时钟信号CLK1导出的信号。

当CLK1与FBCLK时钟信号之间的相位差较大时，BBPFD 101宣告信号L1DN和L1UP。例如，当CLK1与FBCLK信号之间的相位差大于90度时，可以宣告信号L1DN和L1UP。在本示例中，当FBCLK的相位在CLK1的相位后面多于90度时，宣告L1UP信号，以及当FBCLK的相位在CLK1的相位前面多于90度时，宣告L1DN信号。

DLF 200响应于当锁定过程正在进行中时L1UP和L1DN信号中的一个被宣告而增大CLK1与FBCLK的相位之间的收敛速率。因为环路滤波器200是响应于SIGN和L1UP/L2DN信号，所以环路滤波器200在其粗略传递函数方面是非线性的。

FDN和FUP信号被宣告以表示PLL 100需要频率获取，而不仅仅是相位获取。例如，如果FBCLK反馈时钟信号的频率小于CLK1输入时钟信号的频率，则BBPFD 101可以宣告FUP信号。作为另一示例，如果FBCLK反馈时钟信号的频率大于CLK1输入时钟信号的频率，则BBPFD 101可以宣告FDN信号。

例如，当FBCLK时钟信号的相位滑移到CLK1时钟信号的相位之后多于2π(即360°)时，则BBPFD 101可以宣告FUP信号。作为另一示例，当FBCLK时钟信号的相位滑移到CLK1时钟信号的相位之前多于2π(360°)时，BBPFD 101可以宣告FDN信号。

数字环路滤波器(DLF)200包括提供积分功能的5个移位寄存器。FIR 302和并行FIR 303每个都包括移位寄存器。DLF 200还包括精细移位寄存器308、中等移位寄存器309和频带移位寄存器310。移位寄存器308-310是基于进位/借位的“里程表式(odometer-like)”寄存器，其允许通过慢速、类积分器方式对DCO 103进行精细和粗略频率控制。移位寄存器308、309和310的基本运算在上面关于图2中的移位寄存器204被描述。

移位寄存器308-310的每个在一组串行耦合的触发器中存储比特1和比特0。所述比特1被顺序地存储在每个移位寄存器中，以及所述比特0被顺序地存储在每个移位寄存器中。存储在移位寄存器308-310中的比特1和比特0控制耦合到DCO 103中的电容器的开关。存储在移位寄存器308-310中的每个比特1闭合一个开关(或一组开关)。当开关被闭合时，额外的电容器被耦合到DCO 103中的节点，这导致输出时钟信号OUT的频率降低。存储在移位寄存器308-310中的每个比特0打开一个开关(或一组开关)。当开关被打开时，额外的电容器被从DCO 103中的节点断开耦合，这导致输出时钟信号OUT的频率增大。

存储在精细移位寄存器308中的比特1和比特0被并行地沿FCON<63:0>信号总线路由到DCO 103。存储在中等移位寄存器309中的比特1和比特0被并行地沿MEDIUM<15:0>信号总线路由到DCO103。存储在频带移位寄存器310中的比特1和比特0被并行地沿BAND<39:0>信号总线路由到DCO 103。在图3的示例中，寄存器308存储64比特，以及FCON<63:0>信号总线将这64比特从寄存器308路由到DCO 103。同样在图3的示例中，寄存器309存储16比特，以及MEDIUM<15:0>信号总线将这16比特从寄存器309路由到DCO 103。进一步地，在图3的示例中，寄存器310存储40比特，以及BAND<39:0>信号总线将这40比特从寄存器310路由到DCO 103。这些特定数量由于示例说明目的而被提供，并且不旨在限制本发明的范围。移位寄存器308-310可以被设计为存储任意合适数量的比特。

气泡检测模块311-313分别耦合到移位寄存器308-310的输出端子。气泡检测模块311-313在分别通过信号总线FCON、MEDIUM和BAND被路由的、存储在移位寄存器308-310中的温度计编码的比特中检查非单调性。当气泡检测模块311-313在存储于其各自的移位寄存器308-310中的比特中检测到非单调性时，该气泡检测模块311-313分别宣告信号气泡2、气泡1和气泡0。例如，如果气泡检测模块311在存储于精细移位寄存器308中的比特中检测到非单调性，则气泡检测模块311宣告气泡2信号。非单调性例如可以是在移位寄存器308-310的一个中被储在一组比特1之间的一个或更多比特0(例如111101111)。非单调性还可以是在移位寄存器308-310的一个中存储在一组比特0之间的一个或更多比特1(例如000010000)。由此，非单调性可以是不按顺序的比特1或不按顺序的比特0。如果气泡检测器311-313中的一个检测到非单调性并且宣告气泡信号中的一个，则PLL 100可以复位计数器，或者可替换地，PLL 100可以响应于气泡信号而不实施任何附加功能。

为控制滤波器带宽、量化噪声和积分通路增益，DLF 200具有允许抽样过程发生的分频器304，其负责帮助设置PLL带宽。分频器304还可以降低功耗，但分频器304的焦点是设置PLL带宽。分频器304划分时钟信号DR的频率以生成已分频的输出时钟信号时钟使能(ClockEnable)。时钟使能信号被发送到移位寄存器308-310和锁存器305-306的输入端子。时钟使能信号为移位寄存器308-310提供时钟。分频器304还减缓积分过程(即，当已抽样时钟使能信号被用于驱动精细移位寄存器308时，减小带宽)。分频器304提供若干不同的运转模式，所述运转模式可以有效地降低移位寄存器308-310的积分通路的更新速率。

信号DR的频率除以时钟使能信号的频率等于频分值N。如果N大于1，则时钟使能信号的频率小于DR信号的频率。频分值N例如可以被设置为范围1-31中的整数值。通过降低积分通路可以改变的速率，积分的最大回转速率以及由此而来的增益被有效降低。因此，由寄存器308-310控制的精细、中等和频带积分器在每个更新周期的结尾被更新。更新周期例如可以是在DR信号中的每N个时钟周期之后，其中N是分频器304的频分值。

由分频器304对信号DR应用的频分值是可编程的。频率划分在此也称为抽样。DLF 200中的其它模块也可以是可编程的，以便增大设计的多功能性。例如，模块301、302、303、307和311-313可以是可编程的。

并行FIR(PFIR)滤波器303是包含一组串行耦合的触发器的可编程移位寄存器。可以存储在PFIR滤波器303中的比特的最大数量是可编程的值。可以存储在滤波器303中的比特的最大数量被称为滤波器303的长度。可编程比特确定滤波器303的可编程长度。

PFIR滤波器303响应于来自BBPFD 101的SIGN和DR输入信号而生成UP和DN输出信号。所述UP和DN输出信号被发送到PPA控制模块307的输入端子和精细移位寄存器308的输入端子。

PFIR滤波器303被设计为在抽样模式期间提供积分控制，其考虑了在若干参考时钟周期内SIGN信号的极性。PFIR滤波器303中的移位寄存器由DR信号提供时钟。例如，当SIGN信号在DR信号的一个循环(即周期)期间处于逻辑低状态时，PRIF 303可以将一个额外的比特1(即逻辑高状态)移入其移位寄存器中。通过使用更多特定示例，如果SIGN信号在DR信号的5个循环期间处于逻辑低状态，则5个比特1被串行地移入滤波器303中的移位寄存器中的5个触发器中。作为另一示例，当SIGN信号在DR信号的一个循环期间处于逻辑高状态时，则PFIR滤波器303将一个额外的比特0(即逻辑低状态)移入其移位寄存器中。通过使用更多特定示例，如果SIGN信号在DR信号的3个循环期间处于逻辑高状态，则3个比特0被串行地移入滤波器303中的移位寄存器中的3个触发器中。

来自PFIR滤波器303的UP和DN信号的逻辑状态基于存储在滤波器303的移位寄存器中的比特1的数量和比特0的数量来设置。存储在滤波器303中的移位寄存器中的比特1和比特0的数量基于SIGN信号的密度。该技术被称为多数投票功能。

PFIR滤波器303具有两个可设置的阈值。上阈值确定何时UP信号被宣告，以及下阈值确定何时DN信号被宣告。这两个阈值通过两个5比特二进制可编程控制信号来设置。

现在使用存储在寄存器308-310中的所有比特初始为0(即处于逻辑低状态)的假设来描述寄存器308-310的运转的示例。如果存储在PFIR滤波器303中的比特1(即处于逻辑高状态的比特)的密度等于或大于上阈值，则PFIR滤波器303宣告UP信号(例如，在UP信号中生成逻辑高状态)。当UP信号被宣告时，如关于移位寄存器204描述的那样，额外的比特1在时钟使能信号的每个时钟周期内被串行地移入精细移位寄存器308中。在UP信号被宣告的时钟使能的每个周期期间，存储在精细移位寄存器308中的比特1(即处于逻辑高状态的比特)的数量增大，以及存储在精细移位寄存器308中的比特0(即处于逻辑低状态的比特)的数量减小。当存储在精细移位寄存器308中的比特1的数量增大以及存储在精细移位寄存器308中的比特0的数量减小时，DCO 103中的节点处的电容增大，这导致输出时钟信号OUT和反馈信号FBCLK的相位和频率减小(即逻辑状态跃迁在时间上更晚发生)，如关于图2讨论的那样。存储在移位寄存器308中的触发器中的比特1和比特0被沿着总线FCON<63:0>从气泡检测模块311发送到DCO 103。

如果UP信号继续被宣告，则更多比特1被串行地移入寄存器308。如果UP信号在64个比特1已被串行地移入精细移位寄存器308之后继续被宣告，则精细移位寄存器308中的31个比特被复位为比特0，并且精细移位寄存器308宣告C1进位信号。宣告C1进位信号导致比特1被串行地移入中等移位寄存器309。如果UP信号继续被宣告，则比特1继续被串行地移入寄存器308。在64个比特1已第二次被存储到寄存器308中之后，C1信号再次被宣告，寄存器308将其31个已存储比特复位为比特0，以及额外的比特1被串行地移入寄存器309。如果UP信号继续被宣告，则该过程重复，直到16个比特1已被串行地移入寄存器309为止。

当16个比特1已被串行地移入中等移位寄存器309并且UP被宣告时，中等移位寄存器309将其触发器复位为预定义逻辑状态，并且中等移位寄存器309宣告C2进位信号。响应于C2信号被宣告，比特1被串行地移入频带移位寄存器310。如果UP信号继续被宣告，则该过程重复，直到40个比特1已被串行地移入寄存器310为止。

现在使用存储在寄存器308-310中的所有比特初始为1(即处于逻辑高状态)的假设来描述寄存器308-310的运转的另一示例。如果存储在PFIR滤波器303中的比特0的密度大于或等于下阈值，则PFIR滤波器宣告DN信号(例如在DN信号中生成逻辑高状态)。当DN信号被宣告时，额外的比特0在时钟使能信号的每个时钟周期内被串行地移入精细移位寄存器308。在DN信号被宣告的时钟使能的每个周期期间，存储在精细移位寄存器308中的比特1的数量减小，以及存储在精细移位寄存器308中的比特0的数量增大。当存储在精细移位寄存器308中的比特1的数量减小以及存储在精细移位寄存器308中的比特0的数量增大时，DCO 103中的节点处的电容减小，这导致输出时钟信号OUT和反馈信号FBCLK的相位和频率增大(即逻辑状态跃迁在时间上更早发生)，如关于图2所讨论的那样。因为时钟使能信号被针对DR信号分频，所以时钟使能信号减缓寄存器308-310中的平均过程和积分过程，其减小PLL 100的带宽。

如果DN信号继续被宣告，则更多比特0被串行地移入精细移位寄存器308。如果DN信号在64个比特0已被串行地移入精细移位寄存器308之后继续被宣告，则精细移位寄存器308中的31个比特被复位为比特1，以及精细移位寄存器308宣告B1借位信号。响应于B1信号被宣告，比特0被串行地移入中等移位寄存器309。如果DN信号继续被宣告，则比特0继续被串行地移入寄存器308。在64个比特0已第二次被存储在寄存器308中之后，B1信号再次被宣告，寄存器308将其31个已存储比特复位为比特1，并且额外的比特0被串行地移入寄存器309。如果DN信号继续被宣告，则该过程重复，直到16个比特0已被串行地移入寄存器309为止。

当16个比特0已被串行地移入中等移位寄存器309并且DN信号被宣告时，中等移位寄存器309将其触发器复位为预定义逻辑状态，并且中等移位寄存器309宣告B2借位信号。响应于B2信号被宣告，比特0被串行地移入频带移位寄存器310。如果DN信号继续被宣告，则该过程重复，直到40个比特0已被串行地移入寄存器310为止。

根据一个特定实施例，存储在寄存器308中的精细比特以每个频率步长等于频率F1的频率步长来驱动输出时钟信号OUT，存储在寄存器309中的中等比特以每个频率步长等于频率F2的频率步长来驱动时钟信号OUT，以及存储在寄存器310中的频带比特以每个频率步长等于频率F3的频率步长来驱动时钟信号OUT。

当DCO 103接收到存储在寄存器308中的精细比特中的单个比特的改变时，DCO 103中耦合到由存储在寄存器308中的该精细比特控制的开关的电容器导致输出时钟信号OUT中的频率改变F1。当DCO 103接收到存储在寄存器309中的中等比特中的单个比特的改变时，DCO 103中耦合到由存储在寄存器309中的该中等比特控制的开关的电容器导致输出时钟信号OUT中的频率改变F2。由存储在中等移位寄存器309中的一个比特的改变导致的OUT的频率改变F2等于由改变存储在精细移位寄存器308中的32个比特导致的OUT的频率改变(即F2＝32×F1)。

当DCO 103接收到存储在寄存器310中的频带比特中的单个比特的改变时，DCO 103中耦合到由存储在寄存器310中的该频带比特控制的开关的电容器导致输出时钟信号OUT的频率改变F3。由存储在频带寄存器310中的1个比特的改变导致的OUT的频率改变F3等于由改变存储在中等移位寄存器309中的所有比特导致的OUT的频率改变(即F3＝16×F2)。所选择的特定频率步长F1、F2和F3被结合起来以实现DCO。

锁存器305存储从BBPFD 101接收的L1UP和L1DN信号的逻辑状态。锁存器305提供捕获L1UP/L1DN信号中的事件的能力，以便确保在抽样循环结束时执行该事件。锁存器305将L1UP和L1DN信号中的脉冲发送到中等移位寄存器309。锁存器305由时钟使能信号提供时钟。存储在中等移位寄存器309中的比特1和0的数量的每次修改协助CLK1与FBCLK信号之间的相位获取。

当CLK1与FBCLK之间的相位差的幅度大于预设相位阈值时，BBPFD 101宣告L1UP和L1DN信号中的一个。响应于L1UP信号被宣告，额外的比特0被串行地移入中等移位寄存器309。响应于L1DN信号被宣告，额外的比特1被串行地移入中等移位寄存器309。

锁存器306存储从BBPFD 101接收的FUP和FDN信号的逻辑状态。锁存器306提供捕获FUP/FDN信号中的事件的能力，以便确保在抽样周期结束时执行所述事件。锁存器306响应于时钟使能信号而将FUP和FDN信号中的脉冲发送到频带移位寄存器310。时钟使能信号也被路由到寄存器310。

生成FUP和FDN信号以帮助CLK1与FBCLK之间当其频率分离太远时的频率获取。当CLK1与FBCKL之间的频率差的幅度大于预设频率阈值时，BBPFD 101宣告FUP和FDN信号中的一个。在FUP信号被宣告之后，额外的比特0被串行地移入频带移位寄存器310。在FDN信号被宣告之后，额外的比特1被串行地移入频带移位寄存器310。由频带移位寄存器310控制的电容器组尺寸被用于确保：对于DCO过程、电源电压和可制造性的温度扩展而言，足够大的DCO频率范围可以被应用于DCO。

图4示出了根据本发明的一个实施例的、由精细、中等和频带移位寄存器控制的DCO中的电容器组。在一个实施例中，精细移位寄存器308可以存储多达64比特的存储器。精细移位寄存器308中的所述64比特控制耦合到DCO 103中的组401中的64个电容器的64个开关。所述电容器的每个具有相同的电容。所述开关的每个可以耦合到公共节点。OUT时钟信号的频率响应于该公共节点处的电容而改变。

寄存器308中的所有64比特的逻辑状态的改变导致输出时钟信号OUT的总共64×F1的频率改变。F1是由改变存储在寄存器308中一比特导致的OUT的频率步长。在一个实施例中，中等移位寄存器309存储多达16比特。在该实施例中，F2＝32×F1。F2是由改变存储在寄存器309中的一比特导致的OUT的频率步长。改变存储在寄存器309中的所有16比特的逻辑状态导致OUT的频率的总共16×F2的频率改变。在一个实施例中，频带移位寄存器310存储多达40比特。在该实施例中，F3＝16×F2。F3是由改变存储在频带移位寄存器310中的一比特的逻辑状态导致的OUT的频率改变。改变存储在寄存器310中的所有40比特的逻辑状态导致OUT的频率的总共40×F3的频率改变。

精细移位寄存器308存储的比特数量(64比特)双倍于其导致OUT时钟信号的频率发生相同改变所需的数量，其中该相同改变是通过改变中等移位寄存器309中存储的一个比特的逻辑状态而引起的。通过使寄存器308大到足以存储双倍于为导致与通过改变寄存器309中的1比特导致的相同的OUT的频率改变所需的数量的比特，如果PLL 100的频率处于跃迁的边沿，例如处于精细移位寄存器308填满64个比特1与在中等移位寄存器309中存储第一个比特1之间，则在中等移位寄存器309中避免了进和出(in-and-out)的跃迁。如果寄存器308仅大到足以存储32比特，则当在寄存器309中存储比特的翻转发生(rollover)(即寄存器308宣告进位或借位信号C1或B1)时，任何失配都可以导致跃迁抖动。通过使寄存器308大到足以存储64比特而非32比特，降低了由任何频率失配导致的生成显著跃迁抖动的可能性。

移位寄存器309和310控制DCO 103中的电容器阵列403。电容器阵列403包含排列为16列和40行的640个电容器。所述16列的每个包含40个电容器。所述40行的每个包含16个电容器。每个电容器可以具有相同的电容和不同的电容。每个电容器耦合到一个开关。所述开关的每个可以耦合到公共节点。OUT时钟信号的频率响应于公共节点处的电容而改变。此处为了示例说明目的而作为示例描述了40×16电容器阵列403。寄存器309-310可以控制任意合适数量的电容器。

存储在中等移位寄存器309中的比特控制耦合到阵列403中的一行电容器的开关。存储在频带移位寄存器310中的比特确定正由中等移位寄存器309中的比特控制的阵列403中的那行电容器。将额外的比特1移入频带移位寄存器310导致存储在中等移位寄存器309中的比特控制阵列403中下一个连续行中的电容器。将额外的比特0移入频带移位寄存器310导致存储在中等移位寄存器309中的比特控制阵列403中前一行中的电容器。

现在为了示例说明目的而中等和频带移位寄存器309-310的运转的示例。该示例并不旨在限制本发明的范围。根据该特定示例，耦合到阵列403的偶数行(即第2行、第4行、第6行等)中的电容器的开关响应于来自中等移位寄存器309的比特0而闭合，以及响应于来自中等移位寄存器309的比特1而打开。在该示例中，耦合到阵列403的奇数行(即第1行、第3行、第5行等)上的电容器的开关响应于来自中等移位寄存器309的比特0而打开，以及响应于来自中等移位寄存器309的比特1而闭合。

现在根据该特定实施例来描述阵列403的运转的进一步细节。在16个比特1已响应于UP信号被宣告而被存储到寄存器309中之后，耦合到阵列403的第1行中的所有16个电容器的开关被闭合。如果UP信号继续被宣告，则寄存器309宣告C2信号，这导致比特1被串行地移入寄存器310。奇/偶检测器314然后宣告FLIP信号，该信号导致寄存器309将其已存储的比特1中的仅一个复位为比特0。寄存器310然后导致存储在寄存器309中的比特控制耦合到阵列403的第2行中的电容器的开关。

取代比特1，比特0继而响应于UP信号继续被宣告而被串行地移入寄存器309。在16个比特0已被存储到寄存器309中之后，耦合到阵列403的第2行中的所有16个电容器的开关被闭合。如果UP信号继续被宣告，则寄存器309再次宣告C2信号，这导致另一个比特1被串行地移入寄存器310。奇/偶检测器314然后再次宣告FLIP信号，该信号导致寄存器309将其已存储的比特0中的仅一个复位为比特1。寄存器310然后导致存储在寄存器309中的比特控制耦合到阵列403的第3行中的电容器的开关。取代比特0，比特1然后响应于UP信号继续被宣告而被串行地移入寄存器309。只要UP信号继续被宣告，该过程就对于阵列403的每个额外行进行重复。

当DN信号被宣告时，进行逆向过程。每当中等移位寄存器309宣告B2信号时，奇/偶检测器314宣告FLIP信号，这导致存储在寄存器309中的比特中的仅一个翻转为其相反的逻辑状态。响应于DN信号继续被宣告，比特0被串行地移入寄存器309以便打开耦合到阵列403的奇数行中的电容器的开关，以及比特1被串行地移入寄存器309以便打开耦合到阵列403的偶数行中的电容器的开关。

DLF 200还包括串行FIR 302，其总是以全时钟速率运转以便在需要的时候提供按速率(at-rate)(即非抽样)纠正。FIR滤波器302可以响应于FBCLK与CLK1之间的相位差而生成对输出时钟信号OUT和反馈时钟信号FBCLK的相位和频率的较小改变。FIR滤波器302通过改变耦合到DCO 103中的公共节点的电容器的数量来影响OUT和FBCLK的相位和频率的改变。

FIR滤波器302例如可以是DLF 200中的最小尺寸的积分控制通路。FIR滤波器302例如可以经由生成通过SFCON<15:0>信号总线被路由的信号来驱动DCO 103的输出时钟信号OUT中频率步长的可编程倍数。FIR滤波器302包括存储多达16比特的移位寄存器。FIR滤波器302可以在SIGN信号中提供过往比特的运行历史。存储在FIR滤波器302中的移位寄存器中并且通过SFCON<15:0>信号总线路由的比特控制耦合到电容器的DCO 103中的开关的状态，如上面关于图2描述的那样。编程信号确定可以被存储在FIR滤波器302中的比特的最大数量(即滤波器302的长度)。

PPX模块301是用于FIR滤波器模块302的关联比例通路。FIR滤波器302本质上是积分器，以及需要伴随的PPX模块301来维持其稳定性。PPX模块302是可独立编程部分，其可以被完全停用。PPX模块301为图3的控制系统提供比例通路功能以便维持稳定性。PPX模块301生成8个通过PPX<7:0>总线路由到DCO 103的数学微分(与积分相对)信号。每当SIGN信号改变其逻辑状态时，PPX模块301在PPX<7:0>总线上生成一个额外的比特1和一个额外的比特0。PPX<7:0>总线上的每个比特例如可以导致为由寄存器308中的单个比特的改变导致的OUT的频率改变的一半的输出时钟信号OUT的频率改变。

图5A示出了根据本发明的一个实施例的、DLF 200中的PFIR滤波器303的示例。图5A中所示的移位寄存器500是DLF 200中的PFIR滤波器303的示例。在图5A的示例中，移位寄存器500的长度被设为9比特。由此，寄存器500可以存储多达9比特的信息。在图5A的示例中，存储在移位寄存器500的最先9个触发器中的9比特为示例说明目的而被示为111111000。移位寄存器500的剩余部分(即区域502)被停用。区域502不存储信息比特，直到其触发器被激活为止。

移位寄存器500的长度可编程。区域502包含额外的触发器，所述额外触发器可以被激活以便增加移位寄存器500的长度，从而寄存器500能够存储的比特的最大数量增加(例如10比特、11比特、12比特等)。移位寄存器500的长度也可以通过停用寄存器500中的一个或更多额外触发器而被减小，从而寄存器500可以存储的比特的最大数量减小(例如8比特、7比特、6比特等)。在PFIR滤波器303处接收的编程信号的逻辑状态确定寄存器500的可编程长度。

如图3中针对PFIR滤波器303示出的那样，移位寄存器500接收来自BBPFD 101的SIGN信号。响应于接收到SIGN信号中的比特0(即逻辑低状态)，来自模块503的比特1被移入寄存器500。响应于接收到SIGN信号中的比特1(即逻辑高状态)，来自模块504的比特0被移入寄存器500。在寄存器500中，比特1被顺序地存储，以及比特0被顺序地存储。

每当寄存器500捕获到SIGN信号中的比特0时，比特1被移入寄存器500中的触发器506，并且存储在移位寄存器500中的其它比特的每个就图5A中移位寄存器500的朝向来说被串行地向右(递增方向)移位一比特。触发器505代表寄存器500中的可编程UP阈值位置。当存储在寄存器500的前导1被移入触发器505时，UP信号被激活。

每当寄存器500捕获到SIGN信号中的比特1时，比特0被移入寄存器500中的触发器505，以及存储在移位寄存器500中的其它比特的每个就图5A中的移位寄存器500的朝向来说被串行地向左(递减方向)移位一比特。触发器506代表寄存器500中的可编程DN阈值位置。当存储在寄存器500中的前导0被移入触发器506时，DN信号被激活。

寄存器500的UP和DN阈值可编程。UP和DN阈值可以被移动到寄存器500中除触发器505-506之外的存储位置。响应于SIGN信号中被捕获的比特0，仅比特1被从左端移入寄存器500，以及响应于SIGN信号中被捕获的比特1，仅比特0被从右端移入寄存器500。

PFIR滤波器303的比特长度可以被设为等于分频器304的频分值，其确定抽样周期。当PFIR滤波器303的比特长度不等于分频器304的频分值时，PFIR滤波器303在不同于更新周期(由抽样周期定义)的周期上对SIGN比特进行平均。根据期望的行为，该平均周期可以比抽样周期更长或更短。

在图5A的实施例中，UP和DN阈值被设为PFIR滤波器移位寄存器303/500的端点。因此，仅当存储在寄存器500中的比特在N个抽样循环期间全是比特0或全是比特1(即满或空)的情况下，精细移位寄存器308才被改变。该体系结构达到近似1/N的积分通路增益。PFIR滤波器303总是以DR信号的全时钟速率运转，并且随着SIGN信号比特在每个时钟循环时出现在PFIR滤波器303的输入处而根据SIGN信号比特行事，同时输出信号UP和DN也在每个单个时钟循环时可用。

图5B示出了根据本发明的一个实施例的、DLF 200中的PFIR滤波器303的另一示例。图5B中所示的移位寄存器510是DLF 200中的PFIR滤波器303的示例。在图5B的示例中，移位寄存器510的长度是11比特。由此，移位寄存器510可以存储多达11比特的信息。在图5B的示例中，存储在移位寄存器510的11个触发器中的11比特为了示例说明目的而被示为11111100000。移位寄存器510的长度可编程，并且可以被设为除11比特之外的另一值。

在移位寄存器510中，UP和DN阈值可编程。由此，UP和/或DN阈值可以远离移位寄存器510的端点。可编程UP和DN阈值可以提供类似于可编程迟滞的行为。移位寄存器510的内容具有递增超过UP或DN阈值的能力。因此，移位寄存器510的UP和DN输出信号可以占用若干循环以反映SIGN信号的极性反转，并且(取决于分频器304设置)可以继续对与SIGN信号的即时极性相反的积分通路作出改变。

该准迟滞运转模式的示例在图5B中示出。图5B示出了UP和DN阈值设置，如所配置的那样，其不在PFIR滤波器移位寄存器510的端点处。DN阈值位于触发器511中，以及UP阈值位于触发器512中。

在PFIR滤波器移位寄存器510中，UP输出信号在前导比特1到达UP阈值(触发器512)时被激活，以及DN信号在前导比特0到达DN阈值(触发器511)时被激活。寄存器510中的前导比特1可以被移位超过UP阈值位置，以及寄存器510中的前导比特0可以被移位超过DN阈值，这模仿迟滞的行为。尽管UP和DN阈值不像在迟滞效应中那样动态改变，但PFIR滤波器移位寄存器510的UP和DN输出信号不立即反映SIGN信号比特的极性改变。同样，移位寄存器500的UP和DN输出信号不立即反映SIGN信号比特的极性改变。

PPA控制模块307为图3的控制系统提供比例通路功能。如图3中所示，PPA控制模块307生成8个通过PPA<7:0>信号总线被路由到DCO103的信号。相比于由寄存器308中单个比特改变所导致的改变，通过PPA<7:0>总线被路由的每个额外的比特1或0导致大得多的输出时钟信号的频率改变。PPA控制模块307响应于UP、DN、SIGN和DR信号的改变而调整通过PPA<7:0>总线被路由的信号的逻辑状态。一般来说，取决于运转模式，当精细移位寄存器308改变在FCON<63:0>总线上被路由的信号的逻辑状态时，PPA控制模块307调整PPA<7:0>总线上的信号的逻辑状态。PPA控制模块307在输出时钟信号OUT的频率中导致的改变为锁相环提供稳定性。一般来说，PPA控制模块307的功能从由PFIR滤波器303实施的动作和/或抽样触发的积分中导出。

当中等移位寄存器309被递增或递减时，更大的PPB比例通路被触发。中等移位寄存器309在总线PPB<1:0>上生成影响输出时钟信号OUT的频率改变的信号。不存在任何特殊的PPB运转模式。

PPA控制模块307的增益由频率步长F0的倍数来设置。PPA控制模块307生成2个可编程输出比特，而不是由其它比例通路生成的仅1个比特。如下面所描述的，该2个可编程输出比特解释了例如在抽样期间当没有任何积分发生时的任何三态事件。PPA控制模块307具有取决于运转模式的多个不同状态。

当没有任何抽样正在发生(非抽样)时，PPA控制模块307生成输出比特00以导致DCO中的所有PPA电容器被从公共节点断开耦合，这增大输出时钟信号OUT的频率和相位。PPA控制模块307生成输出比特11以导致DCO中的所有PPA电容器耦合到公共节点，这减小输出时钟信号OUT的频率和相位。

当抽样正在发生时，PPA控制模块307可以生成输出比特01，其导致一个电容器耦合到DCO中的公共节点，以及一个电容器被从DCO中的公共节点断开耦合。没有任何积分正在发生(即没有任何事情导致精细移位寄存器308递增或递减)，并且因此没有任何改变在输出时钟信号OUT的频率或相位上出现。当需要输出时钟信号OUT的频率或相位上的改变时，仅一个PPA输出比特需要被改变。

当抽样正在发生时，PPA控制模块307生成输出比特00以导致DCO中的所有PPA电容器被从公共节点断开耦合，这增大输出时钟信号OUT的频率和相位。同样，当抽样正在发生时，PPA控制模块307生成输出比特11以导致DCO中的所有PPA电容器耦合到公共节点，这减小输出时钟信号OUT的频率和相位。

PPA控制模块307可使用编程信号独立编程。PPA控制模块307可以直接响应于SIGN信号，或响应于PFIR滤波器303的UP和DN输出信号。

PPA控制模块307具有允许PPA控制模块307的输出信号直接由到来SIGN信号比特控制的旁路模式，其与PFIR滤波器303通路的UP和DN输出信号相反。旁路模式允许PPA控制模块307的通路独立于抽样和PFIR滤波器303设置地以全时钟信号速率运转。

PPA控制模块307还具有单比特模式，所述单比特模式将PPA控制模块307的增益从其如上面所描述的正常2比特微分行为减少为单个比特。在该模式下，PPA控制模块307的输出信号直接反映由寄存器308实施的精细积分的方向，其中，输出比特等于用于递增的1或用于递减的0。因为不存在任何从一个比特创建第三个状态的能力，所以单比特模式下不使用任何三态(即无为状态)。单比特模式不排除使用PPA控制模块307的可编程尺寸。

然而，单比特模式确实将模块307的可编程范围减小一半。因此，单比特模式下并且其中增益被设置为最大8比特时，PPA控制模块307的两个输出状态被表示为‘11110000’或‘00000000’。当DLF 200处于全时钟速率运转中时，或者当PPA控制模块307被设置为旁路模式时，单比特模式优选被使用，以便确保PPA控制模块307输出比特的状态沿合适方向被连续更新。

PPA控制模块307还具有PPA保持模式特征。PPA保持模式特征仅当抽样活跃时有用。PPA保持模式允许PPA状态贯穿抽样循环的持续时间被保持，这与单个全速率周期相反。因此，通过使用来自上面的示例(8的抽样)，PPA状态为：11-11-11-11-11-11-11-11。该特征具有将比例A通路的增益显著增大8倍的效应。

图6A是示出根据本发明的一个实施例的、数字环路滤波器200中的各种信号的示例波形的非抽样时序图。DR是数据就绪信号，其也是参考频率时钟信号(例如CLK1)。时钟使能信号是分频器304的输出信号。如果分频比率是1，则时钟使能信号总是被保持高(活跃)。FINE信号代表通过总线FCON<63:0>被路由的精细移位寄存器308的输出信号。PPA信号代表PPA控制模块307的2比特输出信号。如图6A中所示，SIGN信号比特开始处于逻辑高状态，其驱动精细移位寄存器308积分的FINE输出信号趋于更低的值。每当极性切换在SIGN信号比特中发生时，比例通路改变在PPA信号和寄存器308的FINE输出信号中与其相伴随，因为时钟使能信号在此情况下总是高。

图6B是示出根据本发明的一个实施例的、DLF 200中的各种信号的示例波形的抽样时序图。图6B示出了PFIR滤波器303的UP和DN输出信号的示例波形。PFIR滤波器303参与积分方向的选择。由寄存器308生成的FINE信号(以十六进制示出)每抽样循环改变一次，以及PPA信号具有无改变状态‘01’。同样，PPA信号仍然反映FINE信号的改变。

图6C是示出根据本发明的一个实施例的、DLF 200中的各种信号的示例波形的抽样时序图。图6C示出抽样模式的全范围运转模式(就时序来说)。保持模式在抽样循环的整个持续时间内保持PPA信号恒定。旁路模式基于SIGN信号数据而非PFIR滤波器303输出信号和已抽样分频器时钟使能信号来触发PPA信号。单比特模式(其可以与旁路模式一起使用)禁用PPA控制模块的输出比特中的一个，其有效地减半PPA控制模块307的增益。

数字环路滤波器(DLF)200具有若干优势。例如，出现在许多数字环路滤波器中的加法器功能未在DLF 200中出现。作为代替，比例通路的输出和积分通路的输出这两者都单独连接到DCO 103。该配置是可能的，因为DCO 103具有独立的调谐单元(即电容器)。

作为另一示例，许多数字环路滤波器中的积分器(或累加器)步长通常较小，特别是在锁定情况下。DLF 200中的基于移位寄存器的积分器取代复杂的积分器。移位寄存器308-310的输出端子连接到DCO 103中的变容二极管。然而，移位寄存器限制频率获取的速度和频率调谐范围。

为达到较大频率调谐范围并维持精确频率控制，在DLF 200中使用多个移位寄存器308-310(连接到DCO中的不同变容二极管组)。为加速频率获取过程，这些变容二极管组可以使用例如L1UP和L1DN信号直接从BBPFD 101来控制。在图3的特定示例中，使用bang-bang相位频率检测器101来控制积分通路需要额外的FUP和FDN信号作为用以达到CLK1与FBCLK之间的频率锁定的获取辅助。

本发明的关于数字环路滤波器的各种技术还可以被应用于延迟锁定环电路、特别是数控延迟锁定环电路中的数字环路滤波器。

图7是可以包括本发明的方面的现场可编程门阵列(FPGA)700的简化局部框图。FPGA 700仅是可以包括本发明的特征的集成电路的示例。应当理解，本发明的实施例可以被用于众多类型的集成电路中，例如现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、复杂可编程逻辑设备(CPLD)、可编程逻辑阵列(PLA)和专用集成电路(ASIC)。

FPGA 700包括由可变长度和速度的列和行互连导体的网络互连的可编程逻辑阵列模块(或LAB)702的二维阵列。LAB 702包括多个(例如10个)逻辑单元(或LE)。

LE是提供用户定义逻辑功能的高效实现的可编程逻辑电路模块。FPGA具有众多逻辑单元，所述逻辑单元可以被配置为实现各种组合的和顺序的功能。逻辑单元可以对可编程互连结构进行访问。可编程互连结构可以被编程为以几乎任何期望的配置来互连逻辑单元。

FPGA 700还包括分布式存储器结构，所述分布式存储器结构包括遍及阵列而提供的可变尺寸的随机访问存储器(RAM)模块。RAM模块包括例如模块704、模块706和模块708。这些存储器模块可以还包括移位寄存器和先入先出(FIFO)缓冲器。

FPGA 700进一步包括可以实现例如具有加或减特征的乘法器的数字信号处理(DSP)模块710。本示例中，位于芯片外围附近的输入/输出单元(IOE)712支持众多单端和差分输入/输出标准。IOE 712包括耦合到集成电路的衬垫的输入和输出缓冲器。所述衬垫是FPGA冲模(die)的外部端子，其可以用于在FPGA与一个或更多外部设备之间路由例如输入信号、输出信号和电源电压。应当理解，FPGA 700在此处仅为了示例说明目的而被描述，并且本发明可以在许多不同类型的PLD、FPGA和ASIC中实现。

本发明还可以在拥有FPGA作为若干部件中的一个的系统中实现。图8示出了可以体现本发明的技术的示例性数字系统800的框图。系统800可以是已编程的数字计算机系统、数字信号处理系统、专业化数字交换网络或其它处理系统。此外，所述系统可以被设计用于例如电信系统、汽车系统、控制系统、消费电子、个人计算机、互联网通信和联网等的多种应用。进一步地，系统800可以在单个板上、多个板上或多个封装内被提供。

系统800包括处理单元802、存储器单元804以及由一个或更多总线互连在一起的输入/输出(I/O)单元806。根据该示例性实施例，FPGA

808被嵌入到处理单元802中。FPGA 808可以在图8的系统内实现用户许多不同目的。FPGA 808可以例如是处理单元802的逻辑构建模块，支持其内部和外部运转。FPGA 808被编程为实现对于继续其在系统运转中的特定角色必要的逻辑功能。FPGA 808可以特别地通过连接810耦合到存储器804以及通过连接812耦合到I/O单元806。

处理单元802可以将数据引导到合适的系统部件进行处理或存储，执行存储在存储器804中的程序，经由I/O单元806接收和发送数据或者实现其它类似功能。处理单元802可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程为用作控制器的现场可编程门阵列、网络控制器或者任何类型的处理器或控制器。此外，在许多实施例中，通常不存在对CPU的需求。

例如，取代CPU，一个或更多FPGA 808可以控制系统的逻辑运转。作为另一示例，FPGA 808充当可重配置的处理器，其可以根据处理特定计算任务的需要被重新编程。可替换地，FPGA 808可以其自己包括嵌入式微处理器。存储器单元804可以是随机访问存储器(RAM)、只读存储器(ROM)、固定或柔性磁介质、快闪存储器、磁带或任意其它存储装置、或这些存储装置的任意组合。

已为示例说明和描述目的呈现了本发明的示例性实施例的前述描述。前述描述并非旨在穷尽，或者将本发明限于在此公开的示例。在一些情况下，本发明的特征可以在没有如所阐明的其它特征的对应使用的情况下被使用。根据以上讲述，在不脱离本发明的范围的情况下，许多修改、替代和变型是可能的。

可替换实施例

可替换实施例1.一种电路，其包括：

相位检测电路，其被配置为，将参考时钟信号的相位与反馈时钟信号的相位比较以便生成第一和第二相位误差信号，其中，所述第一相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的符号，以及所述第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度；

精细控制电路，其响应于所述第一相位误差信号而将所述反馈时钟信号的相位调整第一相位调整；以及

粗略控制电路，其响应于所述第二相位误差信号而将所述反馈时钟信号的相位调整第二相位调整，其中，所述第二相位调整的每个大于所述第一相位调整的每个。

可替换实施例2.可替换实施例1中定义的电路进一步包括：

时钟信号生成电路，其中，所述精细控制电路生成精细控制信号，所述精细控制信号响应于所述第一相位误差信号而改变所述时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的相位，以及

其中，所述粗略控制电路生成粗略控制信号，所述粗略控制信号响应于所述第二相位误差信号而改变所述时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的相位。

可替换实施例3.可替换实施例2中定义的电路进一步包括：

串行有限冲击响应滤波器，其响应于所述第一相位误差信号而将所述反馈时钟信号的相位调整第三相位调整，所述第三相位调整小于所述第一相位调整的每个，其中，所述串行有限冲击响应滤波器通过改变所述时钟信号生成电路中的节点处的电容来影响所述反馈时钟信号的相位的改变。

可替换实施例4.可替换实施例1中定义的电路，其中，所述粗略控制电路进一步包括：

中等控制电路，其响应于所述第二相位误差信号和响应于第三相位误差信号而将所述反馈时钟信号的相位调整所述第二相位调整，其中，所述第二相位误差信号指示所述反馈时钟信号提前于所述参考时钟信号至少一定相位差，以及，所述第三相位误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述相位差；以及

频带控制电路，其响应于第一频率误差信号和响应于第二频率误差信号而将所述反馈时钟信号的频率调整频率调整，其中，所述第一频率误差信号指示所述反馈时钟信号提前于所述参考时钟信号至少一定频率差，以及所述第二频率误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述频率差，以及

其中，所述频率调整的每个的幅度大于所述第二相位调整的每个的幅度。

可替换实施例5.可替换实施例4中定义的电路，其中，所述精细控制电路包括第一移位寄存器，所述中等控制电路包括第二移位寄存器，以及所述频带控制电路包括第三移位寄存器。

可替换实施例6.可替换实施例4中定义的电路，其中，所述精细控制电路生成精细控制信号，所述精细控制信号响应于所述第一相位误差信号而改变时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的相位，

其中，所述中等控制电路生成中等控制信号，所述中等控制信号响应于所述第二相位误差信号和响应于所述第三相位误差信号而改变所述时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的相位，以及

其中，所述频带控制电路生成频带控制信号，所述频带控制信号响应于所述第一频率误差信号和响应于所述第二频率误差信号而改变所述时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的频率。

可替换实施例7.可替换实施例2中定义的电路，其中，所述电路是数字锁相环路，所述相位检测电路包括相位频率检测器，以及，所述时钟信号生成电路是数控振荡器。

可替换实施例8.可替换实施例7中定义的电路，其中，所述数字锁相环路在可编程逻辑集成电路上制作。

可替换实施例9.一种数字环路滤波器，其包括：

第一控制电路，其响应于第一和第二相位误差信号而调整反馈时钟信号的相位，其中，所述第一相位误差信号指示所述反馈时钟信号的相位何时提前于参考时钟信号的相位，以及，所述第二相位误差信号指示所述反馈时钟信号的相位何时落后于所述参考时钟信号的相位；以及

第二控制电路，其响应于第一和第二频率误差信号而调整所述反馈时钟信号的频率，其中，所述第一频率误差信号指示所述反馈时钟信号的频率何时大于所述参考时钟信号的频率，以及，所述第二频率误差信号指示所述反馈时钟信号的频率何时小于所述参考时钟信号的频率。

可替换实施例10.可替换实施例9中定义的数字环路滤波器，其中，所述第一相位误差信号指示所述反馈和参考时钟信号之间的至少第一相位差，所述第二相位误差信号指示所述反馈和参考时钟信号之间的至少第二相位差，所述第一频率误差信号指示所述反馈和参考时钟信号之间的至少第三相位差，以及，所述第二频率误差信号指示所述反馈和参考时钟信号之间的至少第四相位差，以及

其中，所述第三相位差的幅度大于所述第一相位差的幅度，以及，所述第四相位差的幅度大于所述第二相位差的幅度。

可替换实施例11.可替换实施例10中定义的数字环路滤波器，其中，所述第一相位差的幅度等于所述第二相位差的幅度，以及，所述第三相位差的幅度等于所述第四相位差的幅度。

可替换实施例12.可替换实施例9中定义的数字环路滤波器，其中，所述第一控制电路响应于所述第一相位误差信号而导致所述反馈时钟信号的频率的第一递增，所述第一控制电路响应于所述第二相位误差信号而导致所述反馈时钟信号的频率的第一递减，

所述第二控制电路响应于所述第一频率误差信号而导致所述反馈时钟信号的频率的第二递增，以及，所述第二控制电路响应于所述第二频率误差信号而导致所述反馈时钟信号的频率的第二递减，以及

其中，所述第二递增的每个增大所述反馈时钟信号的频率多于所述第一递增的每个，以及，所述第二递减的每个减小所述反馈时钟信号的频率多于所述第一递减的每个。

Claims (14)

1.一种数字环路滤波器，其包括：

精细控制电路，其响应于第一相位误差信号而将反馈时钟信号的相位调整第一相位调整，所述第一相位误差信号指示参考时钟信号与所述反馈时钟信号之间的相位误差的符号；以及

粗略控制电路，其响应于第二相位误差信号而将所述反馈时钟信号的相位调整第二相位调整，其中，所述第二相位调整大于所述第一相位调整，以及，所述第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度。

2.根据权利要求1所述的数字环路滤波器，其中，所述精细控制电路生成精细控制信号，所述精细控制信号响应于所述第一相位误差信号而改变时钟信号生成电路中的节点处的电容，以调整所述反馈时钟信号的相位，以及

其中，所述粗略控制电路生成粗略控制信号，所述粗略控制信号响应所述第二相位误差信号而改变所述时钟信号生成电路中的节点处的电容，以调整所述反馈时钟信号的相位。

3.根据权利要求2所述的数字环路滤波器，其进一步包括：

串行有限冲击响应滤波器，其响应于所述第一相位误差信号而将所述反馈时钟信号的相位调整小于所述第一相位调整的第三相位调整，其中，所述串行有限冲击响应滤波器通过改变所述时钟生成电路中的节点处的电容来影响所述反馈时钟信号的相位的改变。

4.根据权利要求1所述的数字环路滤波器，其中，所述粗略控制电路进一步包括：

中等控制电路，其响应于所述第二相位误差信号并响应于第三相位误差信号而调整所述反馈时钟信号的相位，其中，所述第二相位误差信号指示所述反馈时钟信号提前于所述参考时钟信号至少一定相位差，以及，所述第三相位误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述相位差；以及

频带控制电路，其响应于第一频率误差信号和响应于第二频率误差信号而调整所述反馈时钟信号的频率，其中，所述第一频率误差信号指示所述反馈时钟信号提前于所述参考时钟信号至少一定频率差，以及，所述第二频率误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述频率差。

5.根据权利要求4所述的数字环路滤波器，其中，所述精细控制电路包括第一移位寄存器，所述中等控制电路包括第二移位寄存器，以及所述频带控制电路包括第三移位寄存器，以及

其中，改变存储在所述第一移位寄存器中的所有位生成所述反馈时钟信号的频率差，该频率差等于通过改变存储在第二移位寄存器中的两个位导致的所述反馈时钟信号的频率差。

6.根据权利要求4所述的数字环路滤波器，其中，所述精细控制电路生成精细控制信号，所述精细控制信号响应于所述第一相位误差信号而改变时钟信号生成电路中的节点处的电容，以便调整所述反馈时钟信号的相位，

其中，所述中等电路生成中等控制信号，所述中等控制信号响应于所述第二相位误差信号和响应于所述第三相位误差信号而改变所述时钟信号生成电路中的节点处的电容，以调整所述反馈时钟信号的相位，以及

其中，所述频带控制电路生成频带控制信号，所述频带控制信号响应所述第一频率误差信号和响应于所述第二频率误差信号而改变所述时钟生成电路中的节点处的电容，以调整所述反馈时钟信号的频率。

7.根据权利要求1所述的数字环路滤波器，其进一步包括：

有限冲击响应滤波器，其包括被配置为存储数字比特的移位寄存器，其中，所述有限冲击响应滤波器响应于所述第一相位误差信号的逻辑状态而改变所述数字比特的逻辑状态，其中，所述有限冲击响应滤波器响应于多个具有第一逻辑状态的数字比特达到第一阈值而激活第一输出信号，以及其中，所述有限冲击响应滤波器响应于多个具有第二逻辑状态的数字比特达到第二阈值而激活第二输出信号。

8.根据权利要求7所述的数字环路滤波器，其中，所述有限冲击响应滤波器的第一阈值是可编程的，所述有限冲击响应滤波器的第二阈值是可编程的，可存储在所述有限冲击响应滤波器中的比特的最大数量是可编程的。

9.根据权利要求1所述的数字环路滤波器，其进一步包括：

分频器电路，其划分输入时钟信号的频率以生成为所述精细控制电路和所述粗略控制电路提供时钟的已分频时钟信号。

10.根据权利要求2所述的数字环路滤波器，其进一步包括：

第一气泡检测电路，其检测所述精细控制信号中的非单调性；以及

第二气泡检测电路，其检测所述粗略控制信号中的非单调性。

11.一种用于调整反馈时钟信号的方法，所述方法包括：

生成第一相位误差信号，所述第一相位误差信号指示参考时钟信号与反馈时钟信号之间的相位误差的符号；

生成第二相位误差信号，所述第二相位误差信号指示所述参考时钟信号与所述反馈时钟信号之间的相位误差的幅度；

响应于所述第一相位误差信号通过调整节点处的电容而将所述反馈时钟信号的相位调整第一相位调整；以及

响应于所述第二相位误差信号通过调整节点处的电容而将所述反馈时钟信号的相位调整第二相位调整，其中，所述第二相位调整大于所述第一相位调整。

12.根据权利要求11所述的方法，其进一步包括：

生成第三相位误差信号，所述第三相位误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少一定相位差，其中，所述第二相位误差指示所述反馈时钟信号提前于所述参考时钟信号至少所述相位差；以及

响应于所述第三相位误差信号通过调整节点处的电容而将所述反馈时钟信号的相位调整第三相位调整。

13.根据权利要求11所述的方法，其中，响应于所述第二相位误差信号通过调整所述节点处的电容而将所述反馈时钟信号的相位调整所述第二相位调整进一步包括：

响应于所述第二相位误差信号和响应于第三相位误差信号而调整所述反馈时钟信号的相位，其中，所述第二相位误差信号指示所述反馈时钟信号提前于所述参考时钟信号至少一定相位差，以及，所述第三相位误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述相位差；以及

响应于第一频率误差信号和响应于第二频率误差信号而调整所述反馈时钟信号的频率，其中，所述第一频率误差信号指示所述反馈时钟信号提前于所述参考时钟信号至少一定频率差，以及，所述第二频率误差信号指示所述反馈时钟信号落后于所述参考时钟信号至少所述频率差。

14.根据权利要求11所述的方法，其进一步包括：

响应于所述第一相位误差信号而改变节点处的电容，以便将所述反馈时钟信号的相位调整小于所述第一相位调整的第三相位调整。

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