CN101674048B

CN101674048B - 一种正交正弦信号转换电路

Info

Publication number: CN101674048B
Application number: CN200910055865.7A
Authority: CN
Inventors: 李淼
Original assignee: Shanghai Beiling Co Ltd
Current assignee: Shanghai Beiling Co Ltd
Priority date: 2009-08-04
Filing date: 2009-08-04
Publication date: 2014-03-05
Anticipated expiration: 2029-08-04
Also published as: CN101674048A

Abstract

本发明涉及一种正交正弦信号转换电路，它包括SH模块、比较器和控制模块，所述的SH模块对从外部接收到的正交正弦信号进行采样并放大求和，输出一电压信号；所述的比较器接收从所述SH模块输出的电压信号，并输出一比较信号；所述的控制模块接收外部的时钟信号，并根据从所述比较器接收到的比较信号，向所述的SH模块输出控制信号，使所述的SH模块根据该控制信号调整放大增益，并工作在相位判断模式或信号转换模式。本发明减少了消耗的硬件资源，并使得最终输出为幅度连续信号。

Description

一种正交正弦信号转换电路

技术领域

本发明涉及一种正交正弦信号转换电路。

背景技术

正交正弦信号是一种典型的传感器输出信号，由一对相位差为π/2的正弦信号组成，即由一个正弦信号和一个余弦信号组成。比如采用霍尔原理的角度传感器、加速度传感器等就输出正交正弦信号。由于通常的应用系统都是线性系统，因此往往需要将正交正弦信号转换成线性信号之后才能进一步处理。

现有的正交正弦信号转换电路采用高精度ADC将正交正弦信号数字化，然后采用传统的CORDIC算法进行数字信号处理，得到数字化的线性信号，最后采用高精度DAC将数字化的线性信号转换成模拟线性信号。这种电路往往需要非常多的硬件资源。另外，由于信号路径完全依赖ADC、DAC，使最终转换输出为幅度量化信号。因此，现有的正交正弦信号转换电路已越来越不能满足用户的需要。

发明内容

为了克服上述现有技术存在的不足，本发明旨在提供一种正交正弦信号转换电路，以减少消耗的硬件资源，并使得最终输出为幅度连续信号。

本发明所述的一种正交正弦信号转换电路，所述的转换电路包括SH模块(Sample Hold，采样保持电路)、比较器和控制模块，

所述的SH模块对从外部接收到的正交正弦信号进行采样并放大求和，输出一电压信号；

所述的比较器接收从所述SH模块输出的电压信号，并输出一比较信号；

所述的控制模块接收外部的时钟信号，并根据从所述比较器接收到的比较信号，向所述的SH模块输出控制信号，使所述的SH模块根据该控制信号调整放大增益，并工作在相位判断模式或信号转换模式。

在上述的正交正弦信号转换电路中，所述的SH模块包括第一SC网络(Switched Capacitor，开关电容网络)和保持电路，

所述的第一SC网络接收从所述控制模块输出的控制信号，在采样阶段的半个时钟周期内对所述的正交正弦信号进行采样，并在保持阶段的半个时钟周期内向所述的保持电路输出第一采样信号；

所述的保持电路接收从所述控制模块输出的控制信号，并输出所述的电压信号。

在上述的正交正弦信号转换电路中，所述的SH模块还包括第二SC网络，该第二SC网络接收从所述控制模块输出的控制信号，在采样阶段的半个时钟周期内对外部输入的参考电压进行采样，并在保持阶段的半个时钟周期内产生第二采样信号，并与所述的第一采样信号叠加后输出到所述的保持电路。

在上述的正交正弦信号转换电路中，所述的控制模块包括分频计数器、移位寄存器和解码器，

所述的分频计数器对所述的时钟信号进行分频计数，并将计数结果输出到所述的解码器；

所述的移位寄存器接收从所述比较器输出的比较信号和所述的时钟信号，并向所述的解码器输出一组移位信号；

所述的解码器接收所述的时钟信号，并输出所述的控制信号。

在上述的正交正弦信号转换电路中，所述的分频计数器的一个分频周期内共包含M+N个时钟周期，在前M个时钟周期内，所述的解码器向所述SH模块输出使之工作在相位判断模式的相位控制信号，在后N个时钟周期内，所述的解码器向所述SH模块输出使之工作在信号转换模式的转换控制信号，其中，M、N均为自然数。

在上述的正交正弦信号转换电路中，所述的转换电路还包括NRSH模块(No-reseted Sample Hold，不复位的采样保持电路)，该NRSH模块接收从所述控制模块输出的分频时钟信号以及从所述的SH模块输出的电压信号，并转换成一连续时间输出信号。

由于采用了上述的技术解决方案，本发明通过采用传统的开关电容结构的SH模块作为整个转化电路的输入级，有利于对输入信号进行各种线性求和转换；同时本发明可以消耗较少的硬件资源，例如一个典型的采用CORDIC算法的转换电路中，数字电路部分的规模在20K门左右，模拟电路部分的规模不少于4个SH模块，本发明的数字电路部分规模在0.2K门左右；而模拟电路部分不超过2个SH模块。另外，由于信号路径中保留了模拟信号的通路，使得最终输出为幅度连续信号。

附图说明

图1是本发明正交正弦信号转换电路的最佳实施例的电路图。

具体实施方式

下面结合附图，对本发明的最佳实施例进行详细说明。

如图1所示，本发明，即一种正交正弦信号转换电路，包括SH模块101、比较器102、控制模块103和NRSH模块104，其中，

SH模块101用于对从外部接收到的正交正弦信号进行采样并放大求和，最终输出一电压信号Vout；

比较器102用于接收从SH模块101输出的电压信号Vout，并输出一比较信号；

控制模块103用于接收外部的时钟信号clk，并根据从比较器102接收到的比较信号，向SH模块101输出控制信号，使SH模块101根据该控制信号调整放大增益，并工作在相位判断模式或信号转换模式；

NRSH模块104接收从控制模块103输出的分频时钟信号以及从SH模块101输出的电压信号Vout，并转换成一连续时间输出信号Voc。

具体地说，SH模块101包括第一SC网络(201)、保持电路(202)和第二SC网络(203)，其中，

第一SC网络201接收从控制模块103输出的控制信号，以控制该网络中各开关的状态，使其在采样阶段的半个时钟周期内对外部的正交正弦信号进行采样，并在保持阶段的半个时钟周期内向保持电路202输出第一采样信号；由于外部的一组正交正弦信号是由一个正弦信号Vis和一个余弦信号Vic组成的，且该正弦信号Vis和余弦信号Vic可以各自为差分电压信号，因此第一SC网络201至少包括4个电容，以分别对输入的正交正弦信号中4个电压信号进行采样；另外，第一SC网络201还接收外部的共模信号Vim，以帮助其电路在切换过程中保持稳定；

保持电路202用于接收从控制模块103输出的控制信号，并输出电压信号Vout；

第二SC网络203接收从控制模块103输出的控制信号，以控制该网络中各开关的状态，使其在采样阶段的半个时钟周期内对外部输入的参考电压Vir进行采样，并在保持阶段的半个时钟周期内产生第二采样信号，并与第一SC网络201输出的第一采样信号经过求和运算后输出到保持电路202；参考电压Vir可以是差分电压信号的形式。

具体地说，控制模块103包括分频计数器301、移位寄存器302和解码器303，其中，

分频计数器301用于对外部的时钟信号clk进行分频计数，并将计数结果输出到解码器303；

移位寄存器302用于接收从比较器102输出的比较信号和外部的时钟信号clk，并向解码器303输出一组移位信号；

解码器303用于接收外部的时钟信号clk，并向SH模块101输出控制信号。

本发明的工作原理如下：

一般地，开关电容电路的求和运算体现为电容上电荷在开关的切换控制下转移。在本实施例中，同样地，求和运算体现为第一SC网络201中各电容的电荷在开关的切换控制下，在保持的半个时钟周期内，转移到保持电路202中电容上，在保持电路202的输出端产生最终的求和输出。

本实施例采用了传统的开关电容结构的SH模块101作为整个转化电路的输入级，这种SH模块101有利于对输入信号进行各种线性求和转换，其中电容值可以调整信号的增益，开关控制可以调整求和项。由三角函数基本原理可知，调整正弦信号和余弦信号的线性组合可以产生任意相位的正弦信号，因此，SH模块101中的第一SC网络201可以在控制模块103的控制下，将输入的正交正弦信号转换成各种相位的正弦信号。

设输入的正交正弦信号为sin(α)、cos(α)；可以将输入的相位α在0～2π范围内分割成若干个相位区间，每个相位区间的宽度固定为θmax；对于每个相位区间，分别采用固定的增益将输入的正交正弦信号线性叠加，得到对应于该区间的固定相位的正弦信号sin(α-φ)。

例如，对应第k个相位区间，产生固定相位的正弦信号sin(α-φk)，在以φk为中心、以θmax为宽度的相位区间内有(α-φk)＜θmax，因此产生的正弦信号sin(α-φk)≈α-φk，实现了在第k个相位区间内的线性化，最大转换误差为sin(0.5θmax)-0.5θmax，由此可见，可以通过设定较小的θmax来降低转换误差。

控制模块103控制第一SC网络201，使得当输入的正交正弦信号相位α位于第k个相位区间时，第一SC网络201将输入的正交正弦信号右移φk，即控制模块103控制第一SC网络201中开关选通对应于相移φk的一组电容。此时，SH模块101输出分段的正弦信号sin(α-φk)，近似为α-φk，实现在第k个相位区间内的线性化。

而第二SC网络203的输出求和操作则为SH模块101的输出叠加了偏置，具体地说，控制模块103控制第二SC网络203，使得当输入的正交正弦信号相位α位于第k个相位区间时，第二SC网络203将SH模块101的输出叠加固定的偏置φk，即控制模块103控制第二SC网络203选通对应于偏置φk的一组电容。因此，SH模块101输出分段移位的正弦信号sin(α-φk)+φk，近似等于α，与k无关，从而实现在α在0～2π范围内的线性化。

本实施例中的SH模块101根据不同的控制信号，可以依次工作在相位判断和信号转换两种模式：在相位判断模式下，本发明的转换电路判断输入的正交正弦信号相位α位于所属的相位区间，即判断k的值；在信号转换模式下，本转换电路依据确定的k值按照上述方式调整增益，得到转换后的线性化模拟输出。

SH模块101在相位判断模式下的转换方式与信号转换模式下类似，同样是生成一定相位偏移的正弦信号。由于任何相位偏移的正弦信号在0～2π范围内，一半相位区间输出为正，一半相位区间输出为负，因此可以通过比较器102的输出判断，将输入的α位于所属的相位区间缩小在0～π范围内。同理，若再进行一次相位判断模式的操作，产生一定相位偏移的正弦信号，满足相位区间在0～π范围内，一半相位区间输出为正，一半相位区间输出为负，因此可以通过比较器102的输出判断，将输入的α位于所属的相位区间缩小在0～π/2范围内。依此类推，最终可以锁定α所属的相位区间，得到k值，该k值判断过程的历史信息即为移位寄存器302像向解码器303输出的一组移位信号。

本实施例中，分频计数器301的一个分频周期内共包含M+N个时钟周期，其中，在前M个时钟周期内，解码器303控制SH模块101工作在相位判断模式，在后N个时钟周期内，解码器303控制所述SH模块101工作在信号转换模式；M、N均为自然数。

例如，可以取M＝3，3次相位判断操作将相位区间缩小在0～π/4范围内，即θmax＝π/4，最大转换误差为sin(π/8)-π/8＝0.01。可以取N＝1，分频计数器301的分频倍数为3+1＝4倍，只需要两个DFF(D type flip-flop，D类型触发器)就可以实现。

由上述原理可得，SH模块101工作在相位判断模式时，SH模块101、比较器102和控制模块103的组合构成一个低比特数的ADC，将模拟信号正交正弦信号转化为数字输出存储在移位寄存器302中，数字输出代表相位区间，即k值。SH模块101工作在信号转换模式时，第二SC网络203、保持电路202和控制模块103的组合构成一个低比特数的DAC，将数字信号k值转化成模拟信号偏置φk。

另外，由于NRSH模块104为一个不复位的采样保持电路，即在采样的半时钟周期内仍然保持信号输出。因此，NRSH模块104以SH模块101输出的电压信号Vout作为输入，在控制模块103中分频计数器301输出的分频时钟信号的控制下，将电压信号Vout转换为连续时间输出信号Voc。SH模块101以分频频率输出转换信号，输出转换信号的时间持续半个clk时钟周期，NRSH模块104同样以分频频率工作，采样时间为半个clk时钟周期，保持时间为一个分频周期。

以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。

Claims

1.一种正交正弦信号转换电路，其特征在于，所述的转换电路包括SH模块（101）、比较器（102）和控制模块（103），

所述的SH模块（101）对从外部接收到的正交正弦信号进行采样并放大求和，输出一电压信号（Vout）；

所述的比较器（102）接收从所述SH模块（101）输出的电压信号（Vout），并输出一比较信号；

所述的控制模块（103）接收外部的时钟信号（clk），并根据从所述比较器（102）接收到的比较信号，向所述的SH模块（101）输出控制信号，使所述的SH模块（101）根据该控制信号调整放大增益，并工作在相位判断模式或信号转换模式，

所述的SH模块（101）包括第一SC网络（201）和保持电路（202），

所述的第一SC网络（201）接收从所述控制模块（103）输出的控制信号，在采样阶段的半个时钟周期内对所述的正交正弦信号进行采样，并在保持阶段的半个时钟周期内向所述的保持电路（202）输出第一采样信号；

所述的保持电路（202）接收从所述控制模块（103）输出的控制信号，并输出所述的电压信号（Vout）。

2.根据权利要求1所述的正交正弦信号转换电路，其特征在于，所述的SH模块（101）还包括第二SC网络（203），该第二SC网络（203）接收从所述控制模块（103）输出的控制信号，在采样阶段的半个时钟周期内对外部输入的参考电压进行采样，并在保持阶段的半个时钟周期内产生第二采样信号，并与所述的第一采样信号叠加后输出到所述的保持电路（202）。

3.根据权利要求1所述的正交正弦信号转换电路，其特征在于，所述的控制模块（103）包括分频计数器（301）、移位寄存器（302）和解码器（303），

所述的分频计数器（301）对所述的时钟信号（clk）进行分频计数，并将计数结果输出到所述的解码器（303）；

所述的移位寄存器（302）接收从所述比较器（102）输出的比较信号和所述的时钟信号（clk），并向所述的解码器（303）输出一组移位信号；

所述的解码器（303）接收所述的时钟信号（clk），并输出所述的控制信号。

4.根据权利要求3所述的正交正弦信号转换电路，其特征在于，所述的分频计数器（301）的一个分频周期内共包含M+N个时钟周期，在前M个时钟周期内，所述的解码器（303）向所述SH模块（101）输出使之工作在相位判断模式的相位控制信号，在后N个时钟周期内，所述的解码器（303）向所述SH模块（101）输出使之工作在信号转换模式的转换控制信号，其中，M、N均为自然数。

5.根据权利要求1所述的正交正弦信号转换电路，其特征在于，所述的转换电路还包括NRSH模块（104），该NRSH模块（104）接收从所述控制模块（103）输出的分频时钟信号以及从所述的SH模块（101）输出的电压信号（Vout），并转换成一连续时间输出信号（Voc）。