CN101627370B - 估计待测器件的扫描链中的固定型缺陷的位置 - Google Patents

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Abstract

在扫描图像被从扫描链移出时，针对逻辑条件的存在性来实时地评估该扫描图样。维持到扫描图样的当前正被评估的一部分的参考。当在该参考与存储值具有预定关系时识别出存在所述逻辑条件之后，使用参考来覆写存储值。然后，使用存储值来估计扫描链中的固定型缺陷的位置。

Description

估计待测器件的扫描链中的固定型缺陷的位置
相关申请的交叉引用
本申请是2008年2月28日提交的申请No.11/680,134的部分继续申请，该申请通过引用而结合于此。
背景技术
数字逻辑包括组合逻辑功能和顺序逻辑功能。在组合逻辑功能中，由其输入数据信号的当前数据状态确定(一个或多个)数字输出。组合逻辑功能的输入数据状态的任何变化都将导致该功能的输出数据状态的立即变化。组合逻辑功能的示例是与(AND)门(所有输入的真(TRUE)状态得到输出的TRUE状态)，或(OR)门(任意一个输入的TRUE状态得到输出的TRUE状态)，以及复用器(输出状态源自一组输入中从另一组输入选择的一个输入)。顺序逻辑功能的不同之处在于：输出数据(Q)状态可以维持依赖于过去施加的输入数据状态的数据状态。最通常使用的顺序逻辑功能是触发器。触发器的输出数据(Q)状态仅在存在其输入时钟(C)信号的正向跳变时才改变。在该跳变时，输出数据(Q)状态改变为其输入数据(D)信号的状态。在时钟信号跳变之后，输出数据(Q)状态维持其状态，而无论输入数据(D)信号的状态为何。每一个时钟跳变被称为数据周期。正常而言，这些数据周期以表示电路的有效数据率的定期间隔发生。电路的正常操作通常将涉及几百万的数据周期。
为了向电路添加易测性，触发器可被修改为辅助使用与通过组合逻辑的数据路径无关的数据路径对其数据状态的设置和读取。这被称为可测性设计(DFT)。图1示出了电路100，该电路100包括四个触发器102、104、106、108，其中，为了简化起见，电路100的组合逻辑110被包括在“黑盒子”中。图2示出了其中实现了扫描(或DFT结构)的类似电路200。扫描链是通过在每一个触发器102、104、106、108的数据输入(D)之前添加信号复用器202、204、206、208来创建的。称为扫描使能的单个控制信号被添加以控制对这些复用器的选择。当扫描使能信号为低时，电路正常工作，这意味着触发器的数据输入来自组合逻辑110(例如，数据D0)。当扫描使能信号为高时，每一个触发器102、104、106、108的输入与另一个触发器的输出相连，或者与电路200的外部引脚(扫描输出)相连。扫描链中的第一触发器102的数据输入也被引出到电路200的外部引脚(扫描输入)。图3示出了该实现方式是如何辅助扫描输入引脚上的测试图样(test pattern)向电路200中的每一个触发器102、104、106、108移入的。在测试图样移入之后，扫描使能信号变低达一个周期，并且通过移入测试图样而得到的组合逻辑110的数据输出在触发器102、104、106、108处被捕获。扫描使能信号随后变回高，并且所捕获的数据结果被移出扫描输出引脚，并被与测试系统的预期结果相比较。组合逻辑110的任何操作缺陷都将导致数据输出序列的一个或多个比特与预期结果不同。
建立在对上述原理的阐述之上，通常的待测器件(例如，集成电路(IC))在每一个扫描链中可能具有数千个触发器，并且采用多个扫描链。此外，通常存在在测试时应用的数千个不同扫描图样(单个图样指的是移入每一个触发器的完整的一组序列数据，这需要每一个图样包含用于设计中的每一个触发器的一个唯一数据状态)。这导致了在测试复杂器件期间施加和测试的极大量测试数据。并且，器件内的多个扫描链将很少有严格相同的长度(如果有过的话)，因此测试图样将频繁地具有“不关心”状态。
DFT测试(或结构测试)的任务可以是验证一器件是免于任何制造缺陷的。在执行测试图样期间，如果检测到与预期数据状态不同的数据状态，则终止测试并将IC归类为缺陷IC可能是比较经济的。但是，为了随后诊断故障并确定哪个组合逻辑元件导致了错误，也可能希望捕获所有图样中的所有故障数据状态。该诊断通常由分立的软件程序来完成，该软件程序对测试系统所捕获的(例如，自动测试仪器(ATE)所捕获的)结果进行分析。因此，自动测试仪器必需能够记录执行该事后分析处理所需要的信息。
图4图示了具有多个扫描链的器件400，图5示出了用于执行器件400的结构测试(也被称为扫描测试或DFT测试)的示例性测试系统500。数据图样存储器加载有要应用于器件400的测试图样和预期要从器件读取的数据图样。测试系统400可以具有可选择模式，或者用于1)无论何时发生错误(例如，在输出数据状态与预期数据状态不同时)都终止测试，或者用于2)完成整个图样设置并记录观测到的所有错误。为了实现这个，测试系统需要具有数据捕获存储器。该存储器可以记录数据周期数以及观测到错误的输出引脚。数据捕获存储器的另一种模式是记录从器件400的扫描输出读取的原始(实际)状态。
组合逻辑110的单个错误可能导致数千错误，这些错误潜在地需要被记录在数据捕获存储器中。作为一个示例，考虑在每一个扫描链中具有20,000个触发器的IC设计，以及应用了10,000个扫描图样的测试系统。在这样的情形中，单个组合逻辑错误可能导致10个触发器在25％的图样中出故障。这将导致在数据捕获存储器中记录25,000个故障。虽然是非平凡的(non-trivial)，但是可以在合理的程度内管理该数据，并将该数据“数据记录”到文件以供后处理来确定组合逻辑错误的位置。
但是，在扫描链路径自身中存在的故障创建了显著不同的诊断问题。图6示出了在触发器104之前的复用器204的扫描输入处具有单个“短路”的电路200。该缺陷将导致在该“固定型”(stuck-at)错误下游的所有扫描数据具有逻辑“0”状态。即，逻辑“0”将在时钟信号反转时供给触发器104、106和108。“固定型”缺陷因而具有两个影响：1)应用于组合逻辑的测试图样将无效，以及2)在扫描扫描输出引脚之外的所捕获测试图样时，固定型缺陷(或者阻塞)造成了无法观测在触发器102中捕获的任何数据。结果导致了极大量的故障。
附图说明
本发明的例示性实施例被图示在附图中，其中：
图1图示了没有DFT电路的示例性器件；
图2图示了具有DFT电路的示例性器件；
图3图示了扫描时钟、扫描使能信号和扫描数据信号的示例性波形；
图4图示了具有两个扫描链的示例性器件；
图5图示了与示例性待测器件相耦合的示例性测试系统；
图6图示了扫描链中示例性固定型缺陷；
图7图示了从具有固定于低(stuck low)缺陷的扫描链移出的扫描图样的示例性数据记录；
图8图示了用于估计扫描链中的固定型缺陷的位置的第一示例性方法；
图9图示了用于估计扫描链中的固定型缺陷的位置的第二示例性方法；
图10图示了用于实现图8或图9所示的方法(或其它方法)的第一示例性装置；
图11图示了用于实现图8或图9所示的方法(或其它方法)的第二示例性装置；
图12图示了用于实现图8或图9所示的方法(或其它方法)的第三示例性装置；
图13图示了用于实现图8或图9所示的方法(或其它方法)的第四示例性装置；
图14图示了用于实现图8或图9所示的方法(或其它方法)的第五示例性装置；
图15图示了可由图10、11、12、13或14所示的装置采用的一种示例类型的比较器；以及
图16图示了用于测试并隔离扫描链中的错误的示例性方法。
注意，在以下描述中，出现在不同附图中的相似标号指的是相似元件/特征。因此，通常，将不会参考每一个附图详细描述出现在不同附图中的相似元件/特征。
具体实施方式
图7图示了从一条30个触发器扫描链移出的扫描图样的示例性数据记录，其中，在扫描链的触发器#16(其中，触发器#1是最接近扫描链的扫描输出引脚的触发器)的输入处具有固定于低缺陷。可见，当向扫描链应用一组扫描图样时，“捕获”事件将从这些触发器所耦合的组合逻辑捕获非确定性数据状态。由于在触发器#15之后的无效测试图样数据，所以数据是非确定性的。在触发器#1-15中捕获的非确定性“0”和“1”数据状态将在移出该数据时被观测到，但是触发器#16-30中的所有所捕获数据将被读取作为“0”数据状态。通过观测数据在输出数据流中的哪个周期位置停止在“1”和“0”之间跳变，人们可以对存在错误的扫描链位置作出估计。
图8图示了用于确定待测器件的扫描链中的固定型缺陷的位置的示例性方法800。方法800包括针对逻辑条件的存在性而评估从扫描链移出的扫描图样的步骤(在块802)。随着扫描图样从扫描链移出，实时地评估扫描图样。在评估扫描图样的同时，维持对扫描图样的当前正被评估的一部分的参考(在块804)。当在该参考具有与一存储值的预定关系时识别出存在所述逻辑条件之后，该存储值被使用所述参考来覆写(在块806)。存储值随后被用于估计扫描链中的固定型缺陷的位置(在块808)。
对扫描链的评估所针对的逻辑条件可以是例如诸如逻辑高或逻辑低电平之类的逻辑电平，或者诸如低到高或高到低跳变之类的逻辑跳变。
方法800在以下一个方面是有用的：该方法可用于确定扫描链中的固定型缺陷的位置，但是这么做并不必须将一个或多个扫描图样的所有比特(或比特故障)都存储在测试系统的数据捕获存储器中。
如以上对方法800的论述所示，通过方法800存储的值被用于“估计”扫描链中的固定型缺陷的位置。虽然方法800的目标是有希望识别固定型缺陷的精确位置，但是方法800实际上仅能够估计该位置。这是因为“存储值”指示出了扫描图样中、被假设为具有非确定性逻辑电平的一个或多个比特与被假设为具有“固定型”逻辑电平的一个或多个比特相邻的位置。但是，非确定性逻辑电平本身可以包括如下一个或多个数据比特：该一个或多个数据比特1)与具有固定型逻辑电平的比特相邻，并且2)具有与固定型逻辑电平相同的逻辑电平。因为这个原因，可通过以下方式增加估计得到的固定型位置正确的概率：将多个不同扫描图样移入扫描链，启动(launch)每一个扫描图样，移出多个响应性扫描图样，以及针对逻辑条件对每一个移出后的扫描图样进行评估。这由图9所示的方法900图示。
方法900类似于方法800。但是，方法900包括对保存“存储值”的存储器进行初始化的步骤(在块902)。如图所示，在针对逻辑条件对多个扫描图样的任意一个进行评估之前，而不是在针对逻辑条件对多个扫描图样的各个进行评估之间初始化存储器。在初始化存储器之后，为多个扫描图样的每一个重复方法800的评估、维持、识别和覆写步骤(即，块802、804和806)(在块904)。在重复评估、维持、识别和覆写步骤之后，使用存储值来估计扫描链中的固定型缺陷的位置(在块808)。
图10图示了用于实施方法800或方法900的第一示例性装置1000。装置1000包括控制系统1002、存储器1004、比较器1006和评估电路1008。控制系统1002被配置为获得或维持到扫描图样1010的、当前正被装置1000评估的一部分的参考。存储器1004被配置为存储表示扫描链1012中的固定型缺陷的估计位置的值。比较器1006被配置为在参考1016与值1018具有预定关系时断言(assert)控制信号1014。评估电路1008被配置为1)随着扫描图样1010从扫描链1012移出而接收该扫描图样1010，2)针对逻辑条件的存在性实时地评估扫描图样1010，以及3)当控制信号1014被断言时识别出存在该逻辑条件之后，使得使用由控制系统1002获得或维持的参考1016来覆写存储器1004中存储的值。
如可选复用器1020所示，装置1000可以与多个扫描链1012、1022中的不同扫描链相关联，以轮流针对固定型缺陷对每一个扫描链1012、1022进行评估。或者，可以为每一个扫描链1012、1022复制装置1000。
图11图示了装置1000的更详细的实施方式1100，其中，评估电路1008被配置为针对高到低和低到高逻辑跳变两者的存在性而对扫描图样进行评估。注意，在以下描述中，对两个组件“相耦合”的指示意图意味着两个组件直接耦合(例如，经由电线或信号走线，或者经由诸如电阻器或二极管之类的无源器件)或者间接耦合(例如，经由控制元件或延迟元件)。
如图11所示，控制系统1002可以包括计数器1102以使得由控制系统1002维持的参考1016是由计数器1102维持的计数。在某些实施例中，控制系统1002可以使得计数器1102响应于用于将扫描图样1010的比特移出扫描链1012的扫描时钟1104而递增其计数。为了说明的目的，“递增”操作意图包括使得以预定计数模式增进的任何操作，而无论计数模式是向上计数、向下计数还是预定的无序计数。但是，为了简化起见，希望计数器1102所维持的计数最常见的是将被实现为向上计数或向下计数。
如果装置1100被用于评估单个扫描链1012的多个扫描图样(这将是通常的情况)，则控制系统1002可被配置为在多个扫描图样的每一个被移出扫描链1012之前复位计数器1102。这可以在测试系统的测试控制处理器1118(即，协调待测器件的扫描测试并因而知晓新的扫描图样何时移入或移出待测器件的处理器)的帮助之下实现。
作为示例，存储器1004可以采取以下形式：串行加载寄存器(serially-loaded register)、并行加载寄存器、更大存储器的可寻址位置(或多个位置)、或者用于存储表示固定型缺陷的位置的值的任何其它手段。控制系统1002可被配置为在评估电路1008对多个扫描图样进行评估之前初始化存储器1004。但是，当使用多个扫描图样来估计单个扫描链中的固定型缺陷的位置时，应当在评估多个扫描图样的各个扫描图样之间初始化存储器1004。
比较器1006的输入分别耦合到控制系统1002(以接收参考1016)和存储器1004(以接收值1018)。比较器1006对参考1016和值1018进行比较，并在参考1016和值1018具有预定关系时断言控制信号1014。“预定关系”的本质可以采取多种形式。例如，如果计数器1102维持顺序的二进制向上计数(例如，xxxxxx00、xxxxxx01、xxxxxx10、xxxxxx11等)，则使得比较器1006断言控制信号1014的关系可以是：
参考1016＞值1018    (式1)
但是如果计数器1102维持顺序的二进制向下计数，则使得比较器1006断言控制信号1014的关系可以是：
参考1016＜值1018    (式2)
评估电路1008在图11中被示出为包括触发器1106、逻辑XOR(异或)门1108、和逻辑AND门1110。触发器1106被配置为接收并输出扫描图样1010的1比特延迟版本1112，并且在某些情况下，触发器1106可通过扫描时钟1104而被触发。逻辑XOR门1108具有被配置为接收扫描图样1010的第一输入、被配置为接收扫描图样1010的1比特延迟版本1112的第二输入、以及XOR输出1114。逻辑AND门1110具有被配置为接收XOR输出1114的第一输入、被配置为接收控制信号1014的第二输入、以及与存储器1004的加载输入相耦合的输出1116。图11所示的评估电路1008用于比较扫描图样1010的相邻比特的逻辑电平，并且当在控制信号1014被断言时存在差异(或逻辑跳变)时，评估电路1008使得利用参考1016的当前值来覆写存储器1004中存储的值。以这种方式，扫描链1012中的固定型缺陷的估计位置被更新。
在一些实施例中，装置1100的控制系统1002还可被配置为在触发器1106接收到一个扫描图样(或一组扫描图样)的最后比特之后读取触发器1106中的值。通过读取移出扫描链1012的扫描图样1010的最后比特的值，可以确定扫描链1012中的固定型缺陷的类型。即，可以确定例如该固定型缺陷是“固定于高(stuck high)”还是“固定于低(stuck low)”类型的缺陷。
在图11所示的装置1100的替代实施例中，可以利用例如包括一个或多个缓冲器的延迟电路来取代触发器1106。但是，触发器1106提供了扫描图样1010和扫描图样1010的1比特延迟版本1112的良好对准。
图12图示了装置1000的第二示例性实施方式1200，其中，评估电路1008被配置为针对特定逻辑电平的存在性而评估扫描图样。除了评估电路1008的配置以外，可以与装置1100(图11)相似地构造装置1200。在图12中，评估电路1008简单地包括逻辑AND门1110。逻辑AND门1110具有被配置为接收扫描图样1010的第一输入、被配置为接收控制信号1014的第二输入、以及与存储器1004的加载输入耦合的输出1116。图12所示的评估电路1008用于识别扫描图样1010中逻辑高电平的存在性，并且当在控制信号1014被断言时识别出逻辑高电平时，评估电路1008使得利用参考1016的当前值来覆写存储器1004中存储的值。以这种方式，扫描链1012中的“固定于低”缺陷的估计位置被更新。如果在扫描链1012和逻辑AND门1110之间插入反相器，则装置1200可用于估计扫描链1012中的“固定于高”缺陷的位置。可替代地，并且如图13所示，图12所示的装置1200的评估电路1008可被修改为包括反相器1302和复用器1304两者。如果控制系统1002被配置为控制复用器1304的选择输入，则装置1300(图13)可用于估计固定于低或固定于高缺陷的位置。
图14图示了实施方法800(图8)或方法900(图9)的又一个方式。装置1400在以下方面类似于图13所示的装置1300：装置1400也可以估计固定于低和固定于高缺陷的位置。但是，取代复用器1304，装置1400复制了存储器1004、比较器1006和逻辑AND门1110而提供了第二存储器1402、第二比较器1404和第AND门1406。扫描图样1010于是被提供给逻辑AND门1110的输入，并且反相扫描图样1408被提供给逻辑AND门1406(通过反相器1302)。在针对逻辑高和逻辑低电平评估了一个或多个扫描图样之后，可以读取存储器1004和1402以确定从扫描链发出的最后一个逻辑低电平和最后一个逻辑高电平的位置。如果扫描链具有固定型缺陷，则最接近扫描链的输出的位置表示固定型缺陷的估计位置。
在图11-14所示的装置1100、1200、1300、1400中，控制系统1002使用计数器1102来维持到扫描图样当前正被评估的部分的参考。但是，并且作为示例，控制系统1002可替代地可以被配置为通过从测试系统的测试控制处理器读取或获取移出后的扫描图样的当前比特位置来获得该“参考”。注意，控制系统1002获得或维持的参考在某些情况下可以是1)评估电路1008正在评估的当前比特位置，2)与评估电路1008正在评估的跳变毗邻的比特位置，或者3)与正在被评估的比特位置或跳变具有已知关系的计数。
图15图示了图10-14所示的比较器1006或1404的一个示例性实施例1500。比较器1500包括多个逻辑门，这多个逻辑门一起接收输入A(包括比特A3、A2、A1和A0)和B(包括比特B3、B2、B1和B0)，并生成指示出是否A＞B的输出。可替代地，比较器1006或1404可以使用能够比较两个值的各种各样的器件和结构的任意一种来实现。
图16图示了用于测试和隔离扫描链中的错误的方法1600。将变得清楚可见，在执行方法1600期间可以启动方法800或900。方法1600开始于执行“链完整性”测试(在块1602)。链完整性测试可以包括将扫描图样(例如，“11001100...”)移入和移出扫描链，而没有将扫描图样投入DUT的组合逻辑。如果在扫描图样移入之后该扫描图样被从扫描链移出n个周期(“n”是扫描链中的触发器的数目)，则链完整性测试被视为“通过”(在块1604)。否则，链完整性测试“失败”。如果链完整性测试通过，则使用标准的DFT扫描图样来测试DUT(在块1606)，并且对DUT是否通过扫描测试作出判断(在块1608)。
如果链完整性测试失败，则判断在链完整性测试期间移出扫描链的扫描图样是否包括：所有都是逻辑低电平、所有都是逻辑高电平、或者逻辑低和逻辑高电平的混合。如果是后者，则确定扫描链不具有固定型错误(在块1610)。如果移出后的扫描链包括所有都是逻辑低电平，则可以执行方法800或方法900(图8或9)以估计固定于低缺陷的位置(在块1612)。如果移出后的扫描图样包括所有都是逻辑高电平，则可以执行方法800或方法900以估计固定于高缺陷的位置(在块1614)。

Claims (21)

1.一种用于估计待测器件的扫描链中的固定型缺陷的位置的方法，包括：
在扫描图样被从所述扫描链移出时，针对逻辑条件的存在性来实时地评估所述扫描图样；
维持到所述扫描图样的当前正被评估的一部分的参考；
当在所述参考与存储值具有预定关系时识别出存在所述逻辑条件之后，使用所述参考来覆写所述存储值；以及
使用所述存储值来估计所述扫描链中的所述固定型缺陷的位置。
2.根据权利要求1所述的方法，其中，所述参考是通过更新计数来维持的。
3.根据权利要求1所述的方法，其中，所述逻辑条件是逻辑电平。
4.根据权利要求1所述的方法，其中，所述逻辑条件是逻辑跳变。
5.根据权利要求4所述的方法，其中，通过比较所述扫描图样的相邻比特的逻辑电平，来针对所述逻辑条件的存在性评估所述扫描图样。
6.根据权利要求4所述的方法，还包括：
读取从所述扫描链移出的扫描图样的最后比特的值；以及
使用所述最后比特的值来确定所述固定型缺陷的类型。
7.根据权利要求1所述的方法，其中，所述预定关系是：所述参考大于所述存储值。
8.根据权利要求1所述的方法，还包括：
为从所述扫描链移出的多个扫描图样中的每一个重复所述评估、维持、识别和覆写步骤；以及
在针对所述逻辑条件评估所述多个扫描图样中的任意一个扫描图样之前，而不是在针对所述逻辑条件评估所述多个扫描图样中的各个扫描图样之间，对保存所述存储值的存储器进行初始化；
其中，所述存储值被用于在为所述多个扫描图样中的每一个重复评估、维持、识别和覆写步骤之后，估计所述扫描链中的所述固定型缺陷的 位置。
9.一种用于估计待测器件的扫描链中的固定型缺陷的位置的装置，包括：
控制系统，被配置为获得或维持到扫描图样的当前正被所述装置评估的一部分的参考；
存储器，被配置为存储表示所述固定型缺陷的估计位置的值；
比较器，被配置为当所述参考与所述存储器中存储的值具有预定关系时，断言控制信号；以及
评估电路，被配置为i)在扫描图样被从所述扫描链移出时接收该扫描图样，ii)针对逻辑条件的存在性实时地评估所述扫描图样，以及iii)当在所述控制信号被断言时识别出存在所述逻辑条件之后，使得使用所述参考来覆写所述存储器中存储的值。
10.根据权利要求9所述的装置，其中，所述控制系统包括计数器，其中，所述参考是所述计数器所维持的计数，其中，所述扫描图样中的比特响应于扫描时钟而被从所述扫描链移出，并且其中，所述控制系统使得所述计数器响应于所述扫描时钟而递增计数。
11.根据权利要求10所述的装置，其中，所述控制系统被配置为在多个扫描图样中的每一个被从所述扫描链移出之前，复位所述计数器。
12.根据权利要求9所述的装置，其中，所述控制系统还被配置为在所述评估电路对多个扫描图样进行评估之前，而不是在评估所述多个扫描图样中的各个扫描图样之间，初始化所述存储器。
13.根据权利要求9所述的装置，其中，所述评估电路包括逻辑与门，该逻辑与门具有被配置为接收所述扫描图样的第一输入、被配置为接收所述控制信号的第二输入、和耦合到所述存储器的加载输入的输出。
14.根据权利要求9所述的装置，其中，所述评估电路包括：
反相器，被配置为接收所述扫描图样并产生反相扫描图样；以及
逻辑与门，该逻辑与门具有被配置为接收所述反相扫描图样的第一输入、被配置为接收所述控制信号的第二输入、和耦合到所述存储器的加载输入的输出。 
15.根据权利要求10所述的装置，其中，所述评估电路包括：
触发器，被配置为接收并输出所述扫描图样的1比特延迟版本；
逻辑异或门，该逻辑异或门具有被配置为接收所述扫描图样的第一输入、被配置为接收所述扫描图样的所述1比特延迟版本的第二输入、和异或输出；以及
逻辑与门，该逻辑与门具有被配置为接收所述异或输出的第一输入、被配置为接收所述控制信号的第二输入、以及耦合到所述存储器的加载输入的输出。
16.根据权利要求9所述的装置，其中，所述评估电路包括：
延迟电路，被配置为接收并输出所述扫描图样的1比特延迟版本；
逻辑异或门，该逻辑异或门具有被配置为接收所述扫描图样的第一输入、被配置为接收所述扫描图样的所述1比特延迟版本的第二输入、和异或输出；以及
逻辑与门，该逻辑与门具有被配置为接收所述异或输出的第一输入、被配置为接收所述控制信号的第二输入、以及耦合到所述存储器的加载输入的输出。
17.根据权利要求15所述的装置，其中，所述控制系统还被配置为在所述触发器已经接收到所述扫描图样的最后比特之后，读取所述触发器中的值。
18.根据权利要求15所述的装置，其中，所述计数器具有复位输入，并且其中，所述控制系统还被配置为i)在多个扫描图样中的每一个被从所述扫描链移出之前，经由所述复位输入来复位当前比特位置，以及ii)在所述触发器已经接收到所述多个扫描图样中的最后比特之后，读取并存储所述触发器中的值。
19.根据权利要求9所述的装置，其中，所述逻辑条件是逻辑电平。
20.根据权利要求9所述的装置，其中，所述逻辑条件是逻辑跳变。
21.一种用于估计待测器件的扫描链中的固定型缺陷的位置的装置，包括：
用于在扫描图样被从所述扫描链移出时，针对逻辑条件的存在性来实 时地评估所述扫描图样的装置；
用于维持到所述扫描图样的当前正被评估的一部分的参考的装置；
用于当在所述参考与存储值具有预定关系时识别出存在所述逻辑条件之后，使用所述参考来覆写所述存储值的装置；以及
用于使用所述存储值来估计所述扫描链中的所述固定型缺陷的位置的装置。 
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9602257L (sv) * 1996-06-07 1997-12-08 Plannja Hardtech Ab Sätt att framställa ståldetalj
US8127186B2 (en) * 2007-02-28 2012-02-28 Verigy (Singapore) Pte. Ltd. Methods and apparatus for estimating a position of a stuck-at defect in a scan chain of a device under test
US8261142B2 (en) 2007-03-04 2012-09-04 Mentor Graphics Corporation Generating test sets for diagnosing scan chain failures
US8316265B2 (en) * 2007-03-04 2012-11-20 Mentor Graphics Corporation Test pattern generation for diagnosing scan chain failures
KR101298234B1 (ko) 2010-03-19 2013-08-22 엘지디스플레이 주식회사 터치인식 횡전계형 액정표시장치 및 이의 제조 방법
KR101421909B1 (ko) * 2010-08-12 2014-07-22 어드밴테스트 (싱가포르) 피티이. 엘티디. 기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치 및 테스트 시스템
US8539278B2 (en) * 2010-10-29 2013-09-17 Infineon Technologies Ag Methods and systems for measuring I/O signals
US20120191388A1 (en) * 2011-01-25 2012-07-26 Analog Devices, Inc. Diagnostic method to check for stuck bits in storage registers of safety-critical systems
US9261568B2 (en) 2011-02-07 2016-02-16 Analog Devices, Inc. Diagnostic method to monitor battery cells of safety-critical systems
KR20120102876A (ko) * 2011-03-09 2012-09-19 삼성전자주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
US8566657B2 (en) 2011-04-26 2013-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and method for diagnosing scan chain failures
CN102967824B (zh) * 2011-08-31 2016-05-25 上海华虹集成电路有限责任公司 一种扫描链控制电路及其实现方法
KR102036958B1 (ko) 2013-06-19 2019-10-25 제이에프이 스틸 가부시키가이샤 열간 프레스 부재 및 그 제조 방법
EP3093359A4 (en) 2014-01-06 2017-08-23 Nippon Steel & Sumitomo Metal Corporation Hot-formed member and process for manufacturing same
JP5825413B1 (ja) 2014-04-23 2015-12-02 Ｊｆｅスチール株式会社 熱間プレス成形品の製造方法
JP6152836B2 (ja) 2014-09-25 2017-06-28 Ｊｆｅスチール株式会社 熱間プレス成形品の製造方法
KR102037648B1 (ko) 2015-03-05 2019-10-29 제이에프이 스틸 가부시키가이샤 열간 프레스 부재 및 그 제조 방법
JP6409878B2 (ja) 2015-07-29 2018-10-24 Ｊｆｅスチール株式会社 熱間プレス部材の製造方法
KR102453710B1 (ko) * 2018-02-12 2022-10-11 삼성전자주식회사 반도체 장치
CN111274080A (zh) * 2020-01-19 2020-06-12 芜湖荣芯电子科技有限公司 基于寄存器扫描链的调试数字电路功能的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255789A (en) * 1978-02-27 1981-03-10 The Bendix Corporation Microprocessor-based electronic engine control system
US5657232A (en) * 1993-03-17 1997-08-12 Aisin Seiki Kabushiki Kaisha Onboard positioning system
US5951705A (en) * 1997-10-31 1999-09-14 Credence Systems Corporation Integrated circuit tester having pattern generator controlled data bus
US6966021B2 (en) * 1998-06-16 2005-11-15 Janusz Rajski Method and apparatus for at-speed testing of digital circuits
US6662324B1 (en) * 1999-12-28 2003-12-09 International Business Machines Corporation Global transition scan based AC method
JP3700670B2 (ja) * 2002-03-28 2005-09-28 ソニー株式会社 ビットプレーン符号化装置
US7134061B2 (en) * 2003-09-08 2006-11-07 Texas Instruments Incorporated At-speed ATPG testing and apparatus for SoC designs having multiple clock domain using a VLCT test platform
US7107502B2 (en) 2004-01-29 2006-09-12 International Business Machines Corporation Diagnostic method for detection of multiple defects in a Level Sensitive Scan Design (LSSD)
US7254760B2 (en) 2004-10-05 2007-08-07 Verigy (Singapore) Pte. Ltd. Methods and apparatus for providing scan patterns to an electronic device
US7143324B2 (en) 2004-11-04 2006-11-28 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for automatic masking of compressed scan chains with unbalanced lengths
US7231565B2 (en) 2005-07-18 2007-06-12 Faraday Technology Corp. Method for performing built-in and at-speed test in system-on-chip
US7496816B2 (en) * 2006-03-20 2009-02-24 Cadence Design System, Inc. Isolating the location of defects in scan chains
US8127186B2 (en) * 2007-02-28 2012-02-28 Verigy (Singapore) Pte. Ltd. Methods and apparatus for estimating a position of a stuck-at defect in a scan chain of a device under test

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Publication number Publication date
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