KR101490535B1

KR101490535B1 - 테스트 중인 장치의 스캔 체인에서 스턱-앳 결함의 위치 추정

Info

Publication number: KR101490535B1
Application number: KR1020097020104A
Authority: KR
Inventors: 필립 디. 버리슨; 존 케이. 프레디아니
Original assignee: 어드밴테스트 (싱가포르) 피티이. 엘티디.
Priority date: 2007-02-28
Filing date: 2008-02-28
Publication date: 2015-02-05
Also published as: WO2008106231A1; JP2010520452A; DE112008000542T5; CN101627370B; US20080209288A1; US7650547B2; CN101627370A; MY148615A; KR20100024914A

Abstract

스캔 패턴이 스캔 체인으로부터 시프트-아웃됨에 따라, 스캔 패턴이 논리 조건의 존재에 대해 실시간으로 평가된다. 현재 평가되고 있는 스캔 패턴의 일부에 대한 레퍼런스가 유지된다. 레퍼런스가 저장된 값에 대해 미리 정해진 관계를 갖는 경우에 논리 조건의 존재를 식별하면, 저장된 값은 레퍼런스를 사용하여 오버라이팅된다. 그리고, 저장된 값은 스캔 체인에서 스턱-앳 결함의 위치를 추정하는 데에 사용된다.

스캔 패턴, 스캔 체인, 스턱-앳 결함, 논리 조건, 평가 회로

Description

테스트 중인 장치의 스캔 체인에서 스턱-앳 결함의 위치 추정{ESTIMATING POSITION OF STUCK-AT DEFECT IN SCAN CHAIN OF DEVICE UNDER TEST}

<관련 출원의 참조>

본 출원은 2008년 2월 28일에 출원된 No. 11/680,134의 부분 계속 출원으로서, 상기 문헌은 여기서 참조로 포함된다.

디지털 논리는 조합 논리 함수(combinational logic function)와 순차 논리 함수(sequential logic function)로 이루어진다. 조합 논리 함수에서, 디지털 출력(들)은 그 입력 데이터 신호의 현재 데이터 상태에 의해 결정된다. 조합 논리 함수의 입력 데이터 상태에 어떤 변화가 생기면 함수의 출력 데이터 상태에도 즉각적인 변화가 일어난다. 조합 논리 함수의 예로는, AND 게이트("모든" 입력이 TRUE 상태이면 출력이 TRUE 상태로 됨), OR 게이트("임의의" 입력이 TRUE 상태이면 출력이 TRUE 상태로 됨), 및 멀티플렉서(출력 상태가, 다른 입력 세트로부터 선택되는 입력 세트 중의 한 입력으로부터 도출됨)가 있다. 순차 논리 함수는, 과거에 적용된 입력 데이터 상태에 종속되는 데이터 상태를 출력 데이터(Q) 상태가 유지할 수 있다는 점에서 상이하다. 가장 일반적으로 사용되는 순차 논리 함수는 플립-플롭이다. 플립-플롭의 출력 데이터(Q) 상태는, 그 입력 클럭(C) 신호의 양의 천이(positive transition)가 있는 경우에만 변화된다. 이 천이(transition) 시에, 출력 데이터(Q) 상태는 그 입력 데이터(D) 신호의 상태로 변화된다. 클럭 신호 천이 후에, 출력 데이터(Q) 상태는 입력 데이터(D) 신호의 상태에 관계없이 그 상태를 유지한다. 각각의 클럭의 천이를 데이터 사이클(data cycle)이라고 부른다. 보통, 이들 데이터 사이클은 회로의 유효 데이터 레이트를 나타내는 규칙적으로 스케쥴링된 구간에서 발생한다. 회로의 표준 동작은 통상적으로 수백만 데이터 사이클을 포함할 것이다.

회로에 테스트가능성(testability)을 부가하기 위해, 플립-플롭들은 조합 논리를 통한 데이터 경로와는 독립적인 데이터 경로를 사용하여 그들의 데이터 상태를 설정하고 판독하는 것을 용이하게 하도록 수정될 수 있다. 이를 DFT(Design For Test)라고 부른다. 도 1은 간략화를 위해 "점선 사각형(black box)"으로 둘러싸인 회로(100)의 조합 논리(110)와 함께 4개의 플립-플롭(102, 104, 106, 108)을 포함하는 회로(100)를 도시한다. 도 2는 스캔(또는 DFT 구조)이 내부에 구현되어 있는 유사한 회로(200)를 도시한다. 스캔 체인은 각각의 플립-플롭(102, 104, 106, 108)의 데이터 입력(D) 앞에 신호 멀티플렉서(202, 204, 206, 208)를 추가함으로써 생성된다. Scan Enable이라고 불리는 단일의 제어 신호가 이들 멀티플렉서의 선택을 제어하기 위하여 추가된다. Scan Enable 신호가 로우(low)이면, 회로는 정상적으로 동작하는데, 이는 플립-플롭에 입력된 데이터가 조합 논리(110)로부터 나온 것임을 의미한다(예를 들어, 데이터 D0). Scan Enable 신호가 하이(high)이면, 각각의 플립-플롭(102, 104, 106, 108)의 입력은 다른 플립-플롭의 출력에, 또는 회로(200)의 외부 핀(Scan Out)에 접속된다. 스캔 체인의 제1 플립-플롭(102) 에 입력된 데이터는 또한 회로(200)의 외부 핀(Scan In)으로 들어간다. 도 3은 이 구현이 회로(200)의 모든 플립-플롭(102, 104, 106, 108)에 대한 Scan In 핀 상의 테스트 패턴의 시프트-인(shifting in)을 용이하게 하는 방식을 도시한다. 테스트 패턴이 시프트-인된 후, Scan Enable 신호는 1 사이클동안 로우로 되고, 시프트-인된 테스트 패턴으로부터 나온 조합 논리(110)의 데이터 출력이 플립-플롭(102, 104, 106, 108)에 포착(capture)된다. 그 후, Scan Enable 신호는 다시 하이로 되고, 포착된 데이터 결과는 Scan Out 핀으로부터 시프트-아웃(shifting out)되고, 테스트 시스템에 의해 예상된 결과와 비교된다. 조합 논리(110)의 임의의 동작 결함은 1 비트 이상의 데이터 출력 시퀀스가 예상된 결과와 상이하게 되도록 할 것이다.

위에서 논의된 원리의 설명을 토대로, 테스트 중인 통상적인 장치(예를 들어, IC(integrated circuit))는 각각의 스캔 체인에 수천개의 플립-플롭을 포함할 수 있고, 복수의 스캔 체인을 사용할 수 있다. 또한, 보통은 수천개의 상이한 스캔 패턴이 테스트에 적용되기도 한다(단일의 패턴은 각각의 플립-플롭으로 시프트되는 순차적인 데이터의 완전한 세트를 말하는 것으로, 각각의 패턴은 설계 시에 각각의 플립-플롭에 대한 하나의 고유한 데이터 상태를 포함할 필요가 있다). 이는 복잡한 장치의 테스트 동안에 매우 많은 양의 테스트 데이터가 적용되고 테스트되게 한다. 또한, 장치 내의 복수의 스캔 체인이 정확히 동일한 길이를 갖는 것은 설사 있다 하더라도 매우 드문 일이므로, 테스트 패턴은 빈번하게 "돈케어(don't care)" 상태를 가질 것이다.

DFT 테스팅(또는 구조적 테스팅)의 역할은 장치에 어떠한 제조 결함도 없다는 것을 확인하는 것일 수 있다. 테스트 패턴의 실행 동안, 예상된 데이터 상태와 상이한 데이터 상태가 검출되면, 테스트를 종료하고 IC를 불량품(defective)으로 분류하는 것이 경제적일 수 있다. 그러나, 후속적으로 고장(failure)을 진단하고 어느 조합 논리 구성요소가 장애(fault)를 일으켰는지를 판정하기 위하여 모든 패턴에서 모든 잘못된 데이터 패턴을 포착하는 것이 바람직할 수도 있다. 보통, 이 진단은 테스트 시스템에 의해 포착된(예를 들어, ATE(automatic test equipment)에 의해 포착된) 결과를 분석하는 별개의 소프트웨어 프로그램에 의해 행해진다. 따라서, ATE(automatic test equipment)는 이 사후(post) 분석 프로세스를 실행하는 데에 필요한 정보를 기록할 수 있어야 한다.

도 4는 복수의 스캔 체인을 갖는 장치(400)를 도시하고, 도 5는 장치(400)의 구조적 테스트(스캔 테스트 또는 DFT 테스트로도 알려짐)를 실행하기 위한 예시적인 테스트 시스템(500)을 도시한다. 데이터 패턴 메모리에는 장치(400)에 적용될 테스트 패턴과 장치로부터 판독될 것으로 예상되는 데이터 패턴이 로딩된다. 테스트 시스템(400)은 1) 에러가 발생할 때마다(예를 들어, 출력 데이터 상태가 예상된 데이터 상태와 다를 때) 테스트를 종료하기 위해, 또는 2) 전체 패턴 세트를 완료하고 관찰된 모든 에러를 기록하기 위해, 선택가능한 모드를 가질 수 있다. 이를 달성하기 위해, 테스트 시스템은 데이터 포착 메모리를 포함할 필요가 있다. 이 메모리는 에러가 관찰되는 데이터 사이클 카운트 및 출력 핀을 기록할 수 있다. 데이터 포착 메모리의 다른 모드는 장치(400)의 스캔 출력으로부터 판독되는 미가 공(raw)(실제) 상태를 기록하는 것이다.

조합 논리(110)에서의 단일의 장애는 데이터 포착 메모리에 기록될 필요가 있을 수 있는 수천개의 에러로 이어질 수 있다. 일례로서, 각각의 스캔 체인에 20,000개의 플립-플롭을 포함하는 IC 설계, 및 10,000개의 스캔 패턴을 적용하는 테스트 시스템을 고려하도록 한다. 이러한 시나리오에서, 단일의 조합 논리 장애는 10개의 플립-플롭이 25%의 패턴에서 고장이 나도록 할 수 있다. 이는 데이터 포착 메모리에 25,000개의 고장이 기록되게 할 것이다. 사소한 일은 아니지만(while non-trivial), 이 데이터는 합리적인 정도로 관리되고, 조합 논리 장애의 위치를 판정하기 위한 사후 처리를 위해 파일에 "데이터로그(datalog)"된다.

그러나, 스캔 체인 경로 자체에 존재하는 장애는 상당히 상이한 진단 문제점을 생성한다. 도 6은 플립-플롭(104) 앞에 있는 멀티플렉서(204)에 대한 스캔 입력에 단일의 "단락(short)"을 갖는 회로(200)를 도시한다. 이 결함은 "스턱-앳(stuck-at)" 장애의 모든 스캔 데이터 다운스트림이 논리 "0"의 상태를 갖게 할 것이다. 즉, 클럭 신호가 토글됨에 따라 논리 "0"이 플립-플롭(104, 106 및 108)을 채울 것이다. 따라서, 스턱-앳 결함은 1) 조합 논리에 적용된 테스트 패턴이 유효하지 않은 것, 및 2) Scan Out 핀으로부터 포착된 테스트 패턴을 스캐닝할 때, 스턱-앳 결함(또는 방해물(blockage))이 플립-플롭(102)에 포착된 임의의 데이터를 관찰할 수 없게 하는 것과 같은 두 가지 영향이 나타나게 한다. 그 결과는 대단히 많은 수의 고장이다.

본 발명의 예시적인 실시예가 이하의 도면에 도시되어 있다.

도 1은 DFT 회로가 없는 예시적인 장치를 도시하는 도면.

도 2는 DFT 회로가 있는 예시적인 장치를 도시하는 도면.

도 3은 스캔 클럭, 스캔 인에이블 신호 및 스캔 데이터 신호에 대한 예시적인 파형을 도시하는 도면.

도 4는 2개의 스캔 체인을 갖는 예시적인 장치를 도시하는 도면.

도 5는 테스트 중인 예시적인 장치에 연결된 예시적인 테스트 시스템을 도시하는 도면.

도 6은 스캔 체인 내의 예시적인 스턱-앳 결함을 도시하는 도면.

도 7은 스턱 로우 결함을 갖는 스캔 체인으로부터 시프트-아웃된 스캔 패턴의 예시적인 데이터 로그를 도시하는 도면.

도 8은 스캔 체인에서 스턱-앳 결함의 위치를 추정하기 위한 예시적인 제1 방법을 도시하는 도면.

도 9는 스캔 체인에서 스턱-앳 결함의 위치를 추정하기 위한 예시적인 제2 방법을 도시하는 도면.

도 10은 도 8 또는 도 9에 도시된 방법(또는 그밖의 방법)을 구현하기 위한 예시적인 제1 장치를 도시하는 도면.

도 11은 도 8 또는 도 9에 도시된 방법(또는 그밖의 방법)을 구현하기 위한 예시적인 제2 장치를 도시하는 도면.

도 12는 도 8 또는 도 9에 도시된 방법(또는 그밖의 방법)을 구현하기 위한 예시적인 제3 장치를 도시하는 도면.

도 13은 도 8 또는 도 9에 도시된 방법(또는 그밖의 방법)을 구현하기 위한 예시적인 제4 장치를 도시하는 도면.

도 14는 도 8 또는 도 9에 도시된 방법(또는 그밖의 방법)을 구현하기 위한 예시적인 제5 장치를 도시하는 도면.

도 15는 도 10, 11, 12, 13 또는 14에 도시된 장치에 의해 사용될 수 있는 예시적인 유형의 비교기를 도시하는 도면.

도 16은 스캔 체인의 장애를 테스트하고 격리시키기 위한 예시적인 방법을 도시하는 도면.

단, 이하의 설명에서, 상이한 도면 내에 있는 유사한 참조 부호는 유사한 구성요소/특징을 지칭한다. 따라서, 때로는 상이한 도면 내에 있는 유사한 구성요소/특징이 각각의 도면에 대하여 상술되지 않을 것이다.

도 7은 스캔 체인의 플립-플롭 #16에 대한 입력에서 스턱 로우 결함을 갖고 있는 30개의 플립-플롭의 스캔 체인으로부터 시프트-아웃되는 스캔 패턴의 예시적인 데이터 로그를 도시한다(여기서, 플립-플롭 #1은 스캔 체인의 Scan Out 핀에 가장 가까운 플립-플롭임). 알 수 있는 바와 같이, 스캔 패턴의 세트를 스캔 체인에 적용할 때, "포착" 이벤트는 플립-플롭이 연결되는 조합 논리로부터 비결정적(non-deterministic) 데이터 상태를 포착할 것이다. 데이터는 플립-플롭 #15 이후의 유효하지 않은 테스트 패턴 데이터 때문에 비결정적이다. 데이터를 시프트-아웃할 때 플립-플롭 #1-15에서 포착된 비결정적 "0" 및 "1" 데이터 상태가 관찰될 것이지만, 플립-플롭 #16-30에서 포착된 모든 데이터는 "0"의 데이터 상태로서 판독될 것이다. 데이터가 출력 데이터 스트림 내의 어떤 사이클 위치에서 "1"과 "0" 사이에서의 천이(transitioning)를 중단하는지를 관찰함으로써, 장애가 있는 스캔 체인 위치를 추정할 수 있다.

도 8은 테스트 중인 장치의 스캔 체인에서 스턱-앳 결함의 위치를 판정하기 위한 예시적인 방법(800)을 도시한다. 방법(800)은 논리 조건의 존재에 대해 스캔 체인으로부터 시프트-아웃되는 스캔 패턴을 평가하는 단계를 포함한다(블록(802)). 스캔 패턴은 스캔 패턴이 스캔 체인으로부터 시프트-아웃됨에 따라 실시간으로 평가된다. 스캔 패턴이 평가되는 동안, 현재 평가되고 있는 스캔 패턴의 일부에 대한 레퍼런스(reference)가 유지된다(블록(804)). 레퍼런스가 저장된 값에 대하여 미리 정해진 관계를 갖는 경우에 논리 조건의 존재를 식별하면, 저장된 값은 레퍼런스를 사용하여 오버라이팅(overwriting)된다(블록(806)). 그 후, 저장된 값은 스캔 체인에서 스턱-앳 결함의 위치를 추정하는 데 사용된다(블록(808)).

스캔 체인이 평가되는 논리 조건은 예를 들어, 논리 하이 또는 논리 로우 레벨 등의 논리 레벨, 또는 로우-투-하이(low-to-high) 또는 하이-투-로우(high-to-low) 천이 등의 논리 천이일 수 있다.

한 관점에서, 방법(800)은 스캔 체인에서 스턱-앳 결함의 위치를 판정하는 데에 사용될 수 있는데, 테스트 시스템의 데이터 포착 메모리 내의 하나 이상의 스캔 패턴의 모든 비트(또는 비트 고장)를 저장할 필요없이 그렇게 한다는 점에서 유 용하다.

방법(800)의 상기 논의에 나타난 바와 같이, 방법(800)에 의해 저장된 값은 스캔 체인에서 스턱-앳 결함의 위치를 "추정"하는 데에 사용된다. 방법(800)의 목적이 스턱-앳 결함의 정확한 위치를 식별하고 싶다는 것이긴 하지만, 방법(800)은 사실상 위치를 추정할 수 있을 뿐이다. 이는, "저장된 값"이, 비결정적 논리 레벨을 갖는 것으로 여겨지는 1 이상의 비트가 "스턱-앳" 논리 레벨을 갖는 것으로 여겨지는 1 이상의 비트에 인접한 경우의 스캔 패턴에서의 위치를 나타내기 때문이다. 그러나, 비결정적 논리 레벨은 바로 그 속성에 의해, 1) 스턱-앳 논리 레벨을 갖는 비트에 인접하고, 2) 스턱-앳 논리 레벨과 동일한 논리 레벨을 갖는 1 비트 이상의 데이터를 포함할 수 있다. 이 때문에, 추정된 스턱-앳 위치가 정확할 가능성은 복수의 상이한 스캔 패턴을 스캔 체인으로 시프트-인하고, 각각의 스캔 패턴을 런칭(launching)하고, 복수의 응답 스캔 패턴을 시프트-아웃하고, 논리 조건에 대하여 시프트-아웃된 스캔 패턴 각각을 평가함으로써 증가될 수 있다. 이는 도 9에 도시된 방법(900)에 의해 나타나 있다.

방법(900)은 방법(800)과 유사하다. 그러나, 방법(900)은 "저장된 값"을 보유하는(holding) 메모리를 초기화하는 단계를 포함한다(블록(902)). 도시된 바와 같이, 메모리는 복수의 스캔 패턴 중 임의의 스캔 패턴이 논리 조건에 대하여 평가되기에 앞서 초기화되지만, 논리 조건에 대하여 복수의 스캔 패턴 중 개개의 스캔 패턴을 평가하는 사이에는 초기화되지 않는다. 메모리를 초기화한 후, 방법(800)의 평가, 유지, 식별 및 오버라이팅 단계(즉, 블록(802, 804 및 806))가 복수의 스 캔 패턴 각각에 대하여 반복된다(블록(904)). 평가, 유지, 식별 및 오버라이팅 단계를 반복한 후, 저장된 값은 스캔 체인에서 스턱-앳 결함의 위치를 추정하는 데에 사용된다(블록(808)).

도 10은 방법(800) 또는 방법(900)을 구현하기 위한 예시적인 제1 장치(1000)를 도시한다. 장치(1000)는 제어 시스템(1002), 메모리(1004), 비교기(1006) 및 평가 회로(1008)를 포함한다. 제어 시스템(1002)은 장치(1000)에 의해 현재 평가되고 있는 스캔 패턴(1010)의 일부에 대한 레퍼런스를 얻거나(get) 유지하도록 구성된다. 메모리(1004)는 스캔 체인(1012) 내의 스턱-앳 결함의 추정된 위치를 나타내는 값을 저장하도록 구성된다. 비교기(1006)는, 레퍼런스(1016)가 값(1018)에 대해 미리 정해진 관계를 갖는 경우에 제어 신호(1014)를 어설션(assertion)하도록 구성된다. 평가 회로(1008)는 1) 스캔 패턴(1010)이 스캔 체인(1012)으로부터 시프트-아웃됨에 따라 그 스캔 패턴(1010)을 수신하고, 2) 논리 조건의 존재에 대하여 실시간으로 스캔 패턴(1010)을 평가하고, 3) 제어 신호(1014)가 어설션될 때 논리 조건의 존재를 식별하면, 메모리(1004)에 저장된 값이 제어 시스템(1002)이 얻거나 유지하는 레퍼런스(1016)를 사용하여 오버라이팅되게 하도록 구성된다.

선택적인 멀티플렉서(1020)에 의해 나타낸 바와 같이, 장치(1000)는 복수의 스캔 체인(1012, 1022) 중 상이한 스캔 체인들과 연관되어, 스턱-앳 결함에 대하여 차례로 스캔 체인(1012, 1022) 각각을 평가할 수 있다. 다르게는, 장치(1000)는 스캔 체인(1012, 1022) 각각에 대하여 복제(replication)될 수 있다.

도 11은 장치(1000)의 보다 상세한 구현(1100)을 도시하는데, 여기서 평가 회로(1008)는 하이-투-로우 및 로우-투-하이 논리 천이 둘다의 존재에 대해 스캔 패턴을 평가하도록 구성된다. 단, 이하의 설명에서, 2개의 컴포넌트가 "연결되었다"는 표시는 2개의 컴포넌트가 (예를 들어, 배선 또는 신호 선로를 통해, 또는 저항기 또는 다이오드 등의 패시브 장치를 통해) 직접적으로 연결되거나 또는 (예를 들어, 제어 또는 지연 소자를 통해) 간접적으로 연결된 것임을 의미하도록 한 것에 유의한다.

도 11에 도시된 바와 같이, 제어 시스템(1002)은 카운터(1102)를 포함하여, 제어 시스템(1002)에 의해 유지되는 레퍼런스(1016)가 카운터(1102)에 의해 유지되는 카운트로 되게 할 수 있다. 일부 실시예에서, 제어 시스템(1002)은 카운터(1102)로 하여금, 스캔 패턴(1010)의 비트를 스캔 체인(1012)으로부터 시프트-아웃시키는 데에 사용되는 스캔 클럭(1104)에 응답하여 그 카운트를 증가(increment)시키게 할 수 있다. 이 설명을 위하여, "증가" 동작은 카운트 패턴이 업-카운트(up-count), 다운-카운트(down-count) 또는 미리 정해진 무질서(out-of-order) 카운트 중 어느 것이든 간에, 미리 정해진 카운트 패턴으로 진행(advancement)하게 하는 임의의 동작을 포함하는 것으로 한다. 그러나, 간략화를 위하여, 카운터(1102)에 의해 유지되는 카운트는 주로 업-카운트 또는 다운-카운트로서 구현될 것으로 예상된다.

장치(1100)가 단일의 스캔 체인(1012)에 대하여 복수의 스캔 패턴을 평가하는 데(주로 발생하는 경우임)에 사용되면, 제어 시스템(1002)은 복수의 스캔 패턴 각각이 스캔 체인(1012)으로부터 시프트-아웃되기 전에 카운터(1102)를 리셋하도록 구성될 수 있다. 이는 테스트 시스템의 테스트 제어 프로세서(1118)(즉, 테스트 중인 장치의 스캔 테스팅을 조정하고(coordinate), 이에 따라 새로운 스캔 패턴이 테스트 중인 장치로 시프트-인되거나 테스트 중인 장치로부터 시프트-아웃되는 때를 인식하는 프로세서)의 도움으로 성취될 수 있다.

예로서, 메모리(1004)는 직렬-로딩된 레지스터, 병렬-로딩된 레지스터, 대형 메모리 내의 어드레스가능한 위치(또는 위치들), 또는 스턱-앳 결함의 위치를 나타내는 값을 저장하기 위한 임의의 다른 수단의 형태를 취할 수 있다. 제어 시스템(1002)은 복수의 스캔 패턴이 평가 회로(1008)에 의해 평가되기에 앞서 메모리(1004)를 초기화하도록 구성될 수 있다. 그러나, 복수의 스캔 패턴이 단일의 스캔 체인에서 스턱-앳 결함의 위치를 추정하는 데에 사용되는 경우, 메모리(1004)는 복수의 스캔 패턴 중 개개의 스캔 패턴들의 평가 사이에는 초기화되어서는 안된다.

비교기(1006)는 제어 시스템(1002)(레퍼런스(1016)를 수신하기 위함)에, 또한 메모리(1004)(값(1018)을 수신하기 위함)에 각각 연결되는 입력들을 갖는다. 비교기(1006)는 레퍼런스(1016)를 값(1018)과 비교하고, 레퍼런스(1016)와 값(1018)이 미리 정해진 관계를 가지면 제어 신호(1014)를 어설션한다. "미리 정해진 관계"의 속성은 다양한 형태를 취할 수 있다. 예를 들어, 카운터(1102)가 순차적인 2진 업-카운트(예를 들어,xxxxxx00, xxxxxx01, xxxxxx10, xxxxxx11 등)를 유지하면, 비교기(1006)가 제어 신호(1014)를 어설션하게 하는 관계는,

[식 1]

레퍼런스(1016) > 값(1018)

일 수 있다. 그러나, 카운터(1102)가 순차적인 2진 다운-카운트를 유지하면, 비교기(1006)가 제어 신호(1014)를 어설션하게 하는 관계는,

[식 2]

레퍼런스(1016) < 값(1018)

일 수 있다.

플립-플롭(1106), 논리 XOR(배타적-OR) 게이트(1108), 및 논리 AND 게이트(1110)를 포함하는 평가 회로(1008)가 도 11에 도시되어 있다. 플립-플롭(1106)은 스캔 패턴(1010)의 1비트 지연된 버전(1112)을 수신하고 출력하도록 구성되고, 일부 경우, 플립-플롭(1106)은 스캔 클럭(1104)에 의해 트리거될 수 있다. 논리 XOR 게이트(1108)는 스캔 패턴(1010)을 수신하도록 구성되는 제1 입력, 스캔 패턴(1010)의 1비트 지연된 버전(1112)을 수신하도록 구성되는 제2 입력, 및 XOR 출력(1114)을 갖는다. 논리 AND 게이트(1110)는 XOR 출력(1114)을 수신하도록 구성되는 제1 입력, 제어 신호(1014)를 수신하도록 구성되는 제2 입력, 및 메모리(1004)의 로드 입력에 연결되는 출력(1116)을 갖는다. 도 11에 도시된 평가 회로(1008)는 스캔 패턴(1010)의 인접한 비트들의 논리 레벨을 비교하는 기능을 하고, 제어 신호(1014)가 어설션될 때 차이(또는 논리 천이)가 존재하는 경우, 평가 회로(1008)는 메모리(1004)에 저장된 값이 레퍼런스(1016)의 현재 값에 의해 오버라이팅되게 한다. 이러한 방식으로, 스캔 체인(1012)에서 스턱-앳 결함의 추정된 위치가 갱신된다.

일부 실시예에서, 스캔 패턴(또는 스캔 패턴의 세트) 내의 최종 비트가 플립-플롭(1106)에 의해 수신된 후, 장치(1100)의 제어 시스템(1002)은 또한 플립-플롭(1106)에 있는 값을 판독하도록 구성될 수 있다. 스캔 체인(1012)으로부터 시프트-아웃되는 스캔 패턴(1010)의 최종 비트의 값을 판독함으로써, 스캔 체인(1012)에서 스턱-앳 결함의 유형이 판정될 수 있다. 즉, 예를 들어, 스턱-앳 결함이 "스턱 하이" 유형의 결함인지 또는 "스턱 로우" 유형의 결함인지 여부가 판정될 수 있다.

도 11에 도시된 장치(1100)의 다른 실시예에서, 플립-플롭(1106)은 예를 들어, 하나 이상의 버퍼를 포함하는 지연 회로로 대체될 수 있다. 그러나, 플립-플롭(1106)은 스캔 패턴(1010) 및 스캔 패턴(1010)의 1비트 지연된 버전(1112)의 양호한 정렬(alignment)을 제공한다.

도 12는 장치(1000)의 예시적인 제2 구현(1200)을 도시하는데, 여기서 평가 회로(1008)는 특정 논리 레벨의 존재에 대해 스캔 패턴을 평가하도록 구성된다. 장치(1200)는 평가 회로(1008)의 구성을 제외하고는, 장치(1100)(도 11)와 유사하게 구성될 수 있다. 도 12에서, 평가 회로(1008)는 간단히 논리 AND 게이트(1110)를 포함한다. 논리 AND 게이트(1110)는 스캔 패턴(1010)을 수신하도록 구성되는 제1 입력, 제어 신호(1014)를 수신하도록 구성되는 제2 입력, 및 메모리(1004)의 로드 입력에 연결되는 출력(1116)을 포함한다. 도 12에 도시된 평가 회로(1008)는 스캔 패턴(1010) 내의 논리 하이 레벨의 존재를 식별하는 기능을 하며, 제어 신호(1014)가 어설션될 때 논리 하이 레벨이 식별되면, 평가 회로(1008)는 메모 리(1004)에 저장된 값이 레퍼런스(1016)의 현재 값에 의해 오버라이팅되게 한다. 이러한 방식으로, 스캔 체인(1012)에서 "스턱 로우" 결함의 추정된 위치가 갱신된다. 인버터가 스캔 체인(1012)의 출력과 논리 AND 게이트(1110) 사이에 삽입되면, 장치(1200)는 스캔 체인(1012)에서 "스턱 하이" 결함의 위치를 추정하는 데에 사용될 수 있다. 다르게는, 도 13에 도시된 바와 같이, 도 12에 도시된 장치(1200)의 평가 회로(1008)는 인버터(1302) 및 멀티플렉서(1304) 둘다를 포함하도록 수정될 수 있다. 제어 시스템(1002)이 멀티플렉서(1304)의 선택 입력을 제어하도록 구성되면, 장치(1300)(도 13)는 스턱 로우 또는 스턱 하이 결함의 위치를 추정하는 데에 사용될 수 있다.

도 14는 방법(800)(도 8) 또는 방법(900)(도 9)을 구현하기 위한 또 다른 방식을 도시한다. 장치(1400)는 장치(1400)가 또한 스턱 로우 및 스턱 하이 결함의 위치를 추정할 수 있다는 점에서 도 13에 도시된 장치(1300)와 유사하다. 그러나, 멀티플렉서(1302) 대신에, 장치(1400)는 메모리(1004), 비교기(1006) 및 논리 AND 게이트(1110)를 복제하여 제2 메모리(1402), 제2 비교기(1404) 및 제2 AND 게이트(1406)를 제공한다. 그리고, 스캔 패턴(1010)은 논리 AND 게이트(1110)의 입력에 제공되고, 반전된 스캔 패턴(1408)이 (인버터(1302)에 의해) 논리 AND 게이트(1406)에 제공된다. 논리 하이 및 논리 로우 레벨에 대하여 하나 이상의 스캔 패턴을 평가한 후, 메모리(1004 및 1402)가 판독되어, 스캔 체인으로부터 나온 최종 논리 로우 레벨 및 최종 논리 하이 레벨의 위치를 판정할 수 있게 된다. 스캔 체인이 스턱-앳 결함을 가지면, 스캔 체인의 출력에 가장 가까운 위치가 스턱-앳 결함의 추정된 위치를 나타낸다.

도 11 내지 도 14에 도시된 장치(1100, 1200, 1300, 1400)에서, 제어 시스템(1002)은 카운터(1102)를 사용하여, 평가되고 있는 스캔 패턴의 일부에 대한 레퍼런스를 유지한다. 그러나, 예로서, 다르게는, 제어 시스템(1002)은 테스트 시스템의 테스트 제어 프로세서로부터의 시프트-아웃된 스캔 패턴의 현재 비트 위치를 판독하거나 획득함으로써 "레퍼런스"를 얻도록 구성될 수 있다. 단, 제어 시스템(1002)에 의해 얻어지거나 유지되는 레퍼런스는 일부 경우에 1) 평가 회로(1008)에 의해 평가되고 있는 현재 비트 위치, 2) 평가 회로(1008)에 의해 평가되고 있는 천이와 인접한 비트 위치, 또는 3) 평가되고 있는 천이 또는 비트 위치에 대하여 알려진 관계를 갖는 카운트일 수 있음을 유의한다.

도 15는 도 10 내지 도 14에 도시된 비교기(1006 또는 1404)의 예시적인 일 실시예(1500)를 도시한다. 비교기(1500)는 입력 A(비트 A3, A2, A1 및 A0 포함) 및 입력 B(비트 B3, B2, B1 및 B0 포함)를 함께 수신하여 A>B인지 여부를 나타내는 출력을 생성하는 복수의 논리 게이트를 포함한다. 다르게는, 비교기(1006 또는 1404)는 2개의 값을 비교할 수 있는 광범위한 장치 및 구조 중 어느 것을 사용해도 구현될 수 있다.

도 16은 스캔 체인의 장애를 테스트하고 격리시키기 위한 방법(1600)을 도시한다. 명백한 바와 같이, 방법(800 또는 900)은 방법(1600)의 실행 동안 런칭될 수 있다. 방법(1600)은 "체인 무결성(Chain Integrity)" 테스트의 실행으로 개시된다(블록(1602)). 체인 무결성 테스트는 DUT의 조합 논리에 대한 스캔 패턴을 런 칭하지 않고서, 스캔 패턴(예를 들어, "11001100...")을 스캔 체인으로 시프트-인하고 또한 스캔 체인으로부터 시프트-아웃하는 것을 포함할 수 있다. 스캔 패턴이 시프트-인되고나서 n 사이클("n"은 스캔 체인 내의 플립-플롭의 개수임) 후에 스캔 체인으로부터 시프트-아웃되면, 체인 무결성 테스트를 "통과(pass)"한 것으로 간주된다(블록(1604)). 그렇지않으면, 체인 무결성 테스트는 "실패"이다. 체인 무결성 테스트를 통과하면, 표준 DFT 스캔 패턴이 DUT를 테스트하는 데에 사용되고(블록(1606)), DUT가 스캔 테스팅을 통과했는지 아니면 실패했는지 여부에 관한 판정이 행해진다(블록(1608)).

체인 무결성 테스트가 실패하면, 체인 무결성 테스트 동안 스캔 체인으로부터 시프트-아웃된 스캔 패턴이 모두 논리 로우 레벨, 모두 논리 하이 레벨, 또는 논리 로우 및 논리 하이 레벨의 혼합을 포함하였는지 여부를 판정한다. 후자의 경우, 스캔 체인은 스턱-앳 장애를 갖지 않는 것으로 판정된다(블록(1610)), 시프트-아웃된 스캔 패턴이 모두 논리 로우 레벨을 포함하면, 방법(800) 또는 방법(900)(도 8 또는 도 9)이 실행되어, 스턱 로우 결함의 위치를 추정할 수 있다(블록(1612)). 시프트-아웃된 스캔 패턴이 모두 논리 하이 레벨을 포함하면, 방법(800) 또는 방법(900)이 실행되어, 스턱 하이 결함의 위치를 추정할 수 있다(블록(1614)).

Claims

테스트 중인 장치의 스캔 체인에서 스턱-앳(stuck-at) 결함의 위치를 추정하기 위한 방법으로서,

스캔 패턴이 상기 스캔 체인으로부터 시프트됨에 따라, 평가 회로에 의해, 논리 조건의 존재에 대해 상기 스캔 패턴을 실시간으로 평가하는 단계;

제어 시스템에 의해, 현재 평가되고 있는 상기 스캔 패턴의 일부에 대한 레퍼런스(reference)를 유지하는 단계;

상기 레퍼런스가 저장된 값에 대해 미리 정해진 관계를 갖는 경우에 상기 평가 회로가 상기 논리 조건의 존재를 식별하면, 상기 평가 회로에 의해, 상기 레퍼런스를 사용하여 상기 저장된 값을 오버라이팅(overwrite)하는 단계; 및

상기 평가 회로에 의해, 상기 저장된 값을 사용하여 상기 스캔 체인에서 상기 스턱-앳 결함의 위치를 추정하는 단계

를 포함하는 스턱-앳 결함 위치 추정 방법.
제1항에 있어서,

상기 레퍼런스는 카운트(count)를 갱신함으로써 유지되는 스턱-앳 결함 위치 추정 방법.
제1항에 있어서,

상기 논리 조건은 논리 레벨인 스턱-앳 결함 위치 추정 방법.
제1항에 있어서,

상기 논리 조건은 논리 천이(logic transition)인 스턱-앳 결함 위치 추정 방법.
제4항에 있어서,

상기 스캔 패턴은 상기 스캔 패턴의 인접한 비트들의 논리 레벨들을 비교함으로써 상기 논리 조건의 존재에 대해 평가되는 스턱-앳 결함 위치 추정 방법.
제4항에 있어서,

상기 제어 시스템에 의해, 상기 스캔 체인으로부터 시프트된 상기 스캔 패턴의 최종 비트의 값을 판독하는 단계; 및

상기 제어 시스템에 의해, 상기 최종 비트의 값을 사용하여 상기 스턱-앳 결함의 유형을 판정하는 단계

를 더 포함하는 스턱-앳 결함 위치 추정 방법.
제1항에 있어서,

상기 미리 정해진 관계는 상기 레퍼런스가 상기 저장된 값보다 큰 것인 스턱-앳 결함 위치 추정 방법.
제1항에 있어서,

상기 제어 시스템에 의해, 상기 스캔 체인으로부터 시프트되는 복수의 스캔 패턴 각각에 대해 상기 평가하는 단계, 유지하는 단계, 식별 및 오버라이팅하는 단계를 반복하는 단계; 및

상기 복수의 스캔 패턴 중 임의의 스캔 패턴이 상기 논리 조건에 대해 평가되기에 앞서, 상기 평가 회로에 의해, 상기 저장된 값을 유지하는 메모리를 초기화하는 단계 - 그러나 상기 초기화하는 단계는 상기 논리 조건에 대해 상기 복수의 스캔 패턴 중 개개의 스캔 패턴들을 평가하는 사이에는 행하지 않음 -

를 더 포함하고,

상기 복수의 스캔 패턴 각각에 대해 상기 평가하는 단계, 유지하는 단계, 식별 및 오버라이팅하는 단계를 반복한 후, 상기 저장된 값을 사용하여 상기 스캔 체인에서 상기 스턱-앳 결함의 위치를 추정하는 스턱-앳 결함 위치 추정 방법.
테스트 중인 장치의 스캔 체인에서 스턱-앳 결함의 위치를 추정하기 위한 장치로서,

상기 장치에 의해 현재 평가되고 있는 스캔 패턴의 일부에 대한 레퍼런스를 얻거나(get) 또는 유지하도록 구성된 제어 시스템;

상기 스턱-앳 결함의 추정된 위치를 나타내는 값을 저장하도록 구성된 메모리;

상기 레퍼런스가 상기 메모리에 저장된 상기 값에 대해 미리 정해진 관계를 갖는 경우, 제어 신호를 어서트(assert)하도록 구성된 비교기; 및

i) 상기 스캔 패턴이 상기 스캔 체인으로부터 시프트됨에 따라 상기 스캔 패턴을 수신하고, ii) 논리 조건의 존재에 대해 상기 스캔 패턴을 실시간으로 평가하고, iii) 상기 제어 신호가 어서트될 때에 상기 논리 조건의 존재를 식별하면, 상기 메모리에 저장된 상기 값이 상기 레퍼런스를 사용하여 오버라이팅되게 하도록 구성된 평가 회로

를 포함하는 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 제어 시스템은 카운터를 포함하고,

상기 레퍼런스는 상기 카운터에 의해 유지되는 카운트이고,

상기 스캔 패턴 내의 비트들은 스캔 클럭에 응답하여 상기 스캔 체인으로부터 시프트되고,

상기 제어 시스템은 상기 카운터가 상기 스캔 클럭에 응답하여 상기 카운트를 증가시키게 하는 스턱-앳 결함 위치 추정 장치.
제10항에 있어서,

상기 제어 시스템은 복수의 스캔 패턴 각각이 상기 스캔 체인으로부터 시프트되기 전에 상기 카운터를 리셋하도록 구성된 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 제어 시스템은 또한, 복수의 스캔 패턴이 상기 평가 회로에 의해 평가되기에 앞서 상기 메모리를 초기화하지만, 상기 복수의 스캔 패턴 중 개개의 스캔 패턴들을 평가하는 사이에는 상기 메모리를 초기화하지 않도록 구성된 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 평가 회로는 상기 스캔 패턴을 수신하도록 구성된 제1 입력, 상기 제어 신호를 수신하도록 구성된 제2 입력, 및 상기 메모리의 로드 입력에 연결되는 출력을 갖는 논리 AND 게이트를 포함하는 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 평가 회로는,

상기 스캔 패턴을 수신하고 반전된 스캔 패턴을 생성하도록 구성된 인버터; 및

상기 반전된 스캔 패턴을 수신하도록 구성된 제1 입력, 상기 제어 신호를 수신하도록 구성된 제2 입력, 및 상기 메모리의 로드 입력에 연결되는 출력을 갖는 논리 AND 게이트

를 포함하는 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 평가 회로는,

상기 스캔 패턴의 1비트 지연된 버전을 수신하고 출력하도록 구성된 플립-플롭;

상기 스캔 패턴을 수신하도록 구성된 제1 입력, 상기 스캔 패턴의 상기 1비트 지연된 버전을 수신하도록 구성된 제2 입력, 및 XOR 출력을 갖는 논리 XOR 게이트; 및

상기 XOR 출력을 수신하도록 구성된 제1 입력, 상기 제어 신호를 수신하도록 구성된 제2 입력, 및 상기 메모리의 로드 입력에 연결되는 출력을 갖는 논리 AND 게이트

를 포함하는 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 평가 회로는,

상기 스캔 패턴의 1비트 지연된 버전을 수신하고 출력하도록 구성된 지연 회로;

상기 스캔 패턴을 수신하도록 구성된 제1 입력, 상기 스캔 패턴의 상기 1비트 지연된 버전을 수신하도록 구성된 제2 입력, 및 XOR 출력을 갖는 논리 XOR 게이트; 및

상기 XOR 출력을 수신하도록 구성된 제1 입력, 상기 제어 신호를 수신하도록 구성된 제2 입력, 및 상기 메모리의 로드 입력에 연결되는 출력을 포함하는 논리 AND 게이트

를 포함하는 스턱-앳 결함 위치 추정 장치.
제16항에 있어서,

상기 스캔 패턴 내의 최종 비트가 플립-플롭에 의해 수신된 후, 상기 플립-플롭의 값을 판독하도록 구성된 제어 시스템을 더 포함하는 스턱-앳 결함 위치 추정 장치.
제16항에 있어서,

카운터는 리셋 입력을 포함하고,

상기 장치는 i) 복수의 스캔 패턴 각각이 상기 스캔 체인으로부터 시프트되기 전에, 상기 리셋 입력을 통해 현재 비트 위치를 리셋하고, ii) 상기 복수의 스캔 패턴 내의 최종 비트가 플립-플롭에 의해 수신된 후에 상기 플립-플롭의 값을 판독하고 저장하도록 구성된 제어 시스템을 더 포함하는 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 논리 조건은 논리 레벨인 스턱-앳 결함 위치 추정 장치.
제9항에 있어서,

상기 논리 조건은 논리 천이인 스턱-앳 결함 위치 추정 장치.
테스트 중인 장치의 스캔 체인에서 스턱-앳 결함의 위치를 추정하기 위한 장치로서,

상기 스턱-앳 결함의 위치를 나타내는 값을 저장하기 위한 수단;

스캔 패턴이 상기 스캔 체인으로부터 시프트됨에 따라, 논리 조건의 존재에 대하여 상기 스캔 패턴을 실시간으로 평가하기 위한 수단;

현재 평가되고 있는 상기 스캔 패턴의 일부에 대한 레퍼런스를 유지하기 위한 수단; 및

상기 레퍼런스가 저장된 값에 대해 미리 정해진 관계를 갖는 경우에 상기 논리 조건의 존재를 식별하면, 상기 레퍼런스를 이용하여 상기 저장된 값을 오버라이팅하기 위한 수단

을 포함하는 스턱-앳 결함 위치 추정 장치.