CN101617468B

CN101617468B - 具有短路开关的混频器

Info

Publication number: CN101617468B
Application number: CN2008800038798A
Authority: CN
Inventors: 黄秋庭; 迪米特里奥斯·菲利波斯·帕帕佐普洛斯
Original assignee: ACP Advanced Circuit Pursuit AG
Current assignee: ACP Advanced Circuit Pursuit AG
Priority date: 2007-02-09
Filing date: 2008-02-08
Publication date: 2012-07-18
Anticipated expiration: 2028-02-08
Also published as: GB2446463A; WO2008095719A2; ATE495575T1; DE602008004462D1; CN101617468A; WO2008095719A3; EP2122824A2; GB0702588D0; US20100117712A1; US8004342B2; EP2122824B1

Abstract

提供一种具有将信号输入连接至混频器核心的短路开关的双平衡混频器。定时器电路提供脉冲以闭合开关，从而短路当混频器核心的开关被切换时的时刻的那些输入。这样做是因为在那些时刻在输出中产生非线性分量，并且从而如果信号输入在那些时刻被短路，非线性分量可以被去除。

Description

具有短路开关的混频器

技术领域

本发明涉及在调制器和解调器中，尤其是用于无线通信的线性调制器中使用的双平衡混频器。

背景技术

诸如EDGE或WCDMA的用于无线传输配置的调制器(其中，部分或全部信息被承载于信号振幅中)需要是线性的。非线性导致期望信道之外的频率传输，导致干扰邻近信道。这些问题在提供相对高功率输出的调制器中是很严重的，其中，大信号电流不能被瞬时切换。

典型的双平衡混频器1(通常用于线性调制器)在图1中示出。一对节点2和3被提供作为用于差分调制信号的输入。后者被标记为分别施加至2和3的电压V_i和-V_i。另一对节点7和8被提供作为用于本地振荡器信号的输入。在文本的其余部分中，我们将实际上施加至节点7和8的本地振荡器信号称为时钟信号。这便于描述通常在调制器中找到的本地振荡器信号的多种版本，诸如由本地振荡器或合成器生成的信号(LO信号)，其相位偏移和可能的频率划分版本，以及在实际上打开和闭合双平衡混频器中的换向开关的无线电载波频率处的最终同相(I)和正交(Q)切换信号。双平衡混频器的输出还为差分形式并且由节点10和11提供。第一对晶体管M1和M2(其源极端子连接至节点4、其栅极端子分别连接至2和3、以及其漏极端子分别连接至节点5和6)形成互导体以将差分信号V_i转换成差分电流信号i。在图1中，所述差分电流信号与偏置电流I_B(连接于节点4和地之间)一起被标记为用于节点5的I_B/2+i和用于节点6的I_B/2-i。第二对NMOS晶体管M3和M4具有连接至节点5的源极和分别连接至输出10和11的漏极。第三对NMOS晶体管M5和M6具有连接至节点6的源极和分别连接至输出10和11的漏极。逆相的一对时钟信号LO⁺和LO^-由本地振荡器9(或者时钟发生器9，如果它接收本地振荡器信号并利用合适的定向和延迟生成时钟信号)提供。这些时钟信号分别施加至双平衡混频器的输入节点7和8并且用于打开和闭合双平衡混频器的开关，开关通常被提供为MOSFET或BJT晶体管并且在此示为M3、M4、M5和M6。在节点7处的时钟信号LO⁺连接至晶体管M3和M6的栅极，同时在节点8处的时钟信号LO^-连接至晶体管M4和M5的栅极。由于逆相晶体管M3和M6中的时钟通常开启，同时晶体管M4和M5截止，因此其中状态节点5经由M3连接至输出节点10，并且节点6经由M6连接至输出节点11，反之亦然，其中状态节点5经由M4连接至节点11，并且节点6经由M5连接至节点10。

理想地，所述两种状态之间的转换应该是瞬时的，使得具体地，被称为混频器核心的四个换向开关M3、M4、M5和M6用于实现以时钟信号的频率交替的1s和-1s的序列与输入电流i的乘法。然而，在实际实现中，两种状态之间的转换时间τ为非零，并且取决于开关的尺寸和被切换的电流的大小。在转换期间，所有四个晶体管M3、M4、M5和M6均接通并且在输出中创建信号电流i的谐波。由于在特定应用中考虑的速度和噪声限制了切换晶体管的尺寸，增加信号电流的大小将导致增加转换时间τ，从而导致混频器核心的非线性。

发明内容

根据本发明，提供了一种在所附权利要求中限定的进行混合的方法和混频器。

本发明基本上减小了在双平衡混频器中由切换转换导致的非线性。通过短路转换时刻期间的输入来抵消混频器核心的输出，在输出中不会创建信号电流的谐波。改进的混频器线性和混频器核心能够处理的更大输入信号胜过由于抵消导致的信号增益的任何减小。

附图说明

现在将参考附图描述本发明的实例，其中：

图1是已知双平衡混频器的电路图，

图2是根据本发明的双平衡混频器的电路图，

图3示出时钟信号和短路脉冲波形，以说明新混频器的操作，

图4是根据本发明的另一双平衡混频器的电路图，

图5a是图2和图4的电路的控制和时钟生成电路的实现的电路图。

图5b示出说明通过图5a的电路进行短路脉冲的生成的信号波形。

图6a是图2和图4的控制和时钟生成电路的另一实现的框图。

图6b是图6a中的相移电路6的可能主从实现的逻辑图。

图6c是图6a中的相移电路6的另一可能主从实现的逻辑图。

图6d是图6a中的相移电路6的第三可能主从实现的逻辑图。

图7示出说明由图6a、图8和图9的电路进行的短路脉冲的生成的信号波形。

图8a是图6a中的边缘检测电路的框图，限定了其输入和输出。

图8b是图8a的边缘检测电路的可能实现的逻辑图。

图8c是图8a的边缘检测电路的另一可能实现的逻辑图。

图9a是结合图8b的边缘检测器电路的图6a中的脉冲持续时间电路的可能实现的逻辑框图。

图9b是图9a中的边缘触发延迟电路的可能实现的逻辑图。

图9c是图9a和图8b中的结合电路的可能简化实现的电路示意图。

具体实施方式

图2是根据本发明的电路的第一实例的电路图。该电路是类似于图1中双平衡混频器的双平衡混频器。其具有用于差分输入信号的相同输入2和3、用于逆相时钟的输入7和8、差分输出10和11、形成互导体的一对晶体管M1和M2和形成混频器核心的四个切换晶体管M3、M4、M5和M6，所有均具有到这些输入和输出的相同连接。根据本发明，该电路另外具有连接于节点5和6之间的另一切换晶体管M7，其节点用作互导体的差分输出和混频器核心的差分输入。开关M7由控制和时钟生成电路9控制以开启和闭合。控制和时钟生成电路被连接以接收本地振荡器信号LO并且进行响应，当晶体管M3、M4、M5和M6被切换时，提供用于混频器核心的时钟信号LOI⁺LOI^-(为本地振荡器信号LO的延迟版本)以及使开关M7在转换期间闭合的脉冲。图3示出关于由控制和时钟生成电路9提供的短路脉冲的一组时钟信号(LOI⁺，LOI^-)的定时，以及在双平衡混频器的差分输出电流i_out上的它们的结合效果的实例。在多种应用中，生成附加的一组时钟信号和短路脉冲用于第二双平衡混频器。这选择性地和优选地通过同一控制和时钟生成电路9来提供，如图2中以虚线形式示出的。

开关M7的闭合短路节点5和6，其是到混频器核心的输入端子。这导致差分信号i⁺、i^-相互抵消然后短路的节点由M1和M2的漏极电流的总和(I_B)来驱动，其等于它们的共享偏置电流。然后，该结合的电流通过混频器核心，由于晶体管M3和M6(它们共享同一栅极电压和源极电压)之间以及M4和M5(由于相同原因)之间的对称性而导致两个输出中的每个均接收均等共享。

这些输出电流必然相等意味着它们的差-差分输出为零并且信号或它的谐波均不出现在这些周期期间的混频器响应中。这些周期期间的信号的抵消意味着现在混频器核心有效地将信号电流乘以由零划分的1s和-1s的交替序列，也在图3中示出。所得到的1s和-1s的占空比减小降低了混频器的增益，从而存在增益损失和改进的线性之间的权衡。

控制和时钟生成电路需要关于当短路开关被闭合时相对于当混频器的晶体管被切换时的定时非常精确，但是不准确是可容许的。如果短路周期延伸到当开关已经被切换并且为全部接通或截止的状态，则牺牲了增益；如果周期太短并且在生成非线性的一些周期期间不存在短路，则非线性的减小将不太有效。

用于开关M7的控制信号可以以多种方式被生成。以下描述两个合适的电路。在这些实例，如图4中所示，控制电路9生成控制M7的短路脉冲和控制混频器核心的开关的时钟信号。将本地振荡器信号LO直接施加至混频器核心开关并且安排控制电路9响应于本地振荡器信号LO并与本地振荡器信号LO对准来提供短路脉冲也完全是可能的。

图4示出根据本发明的电路的第二实例。除了一对电感器L1和L2被插入互导体输出(M1和M2的漏极端子，其当前分别被标记为13和14)和到混频器核心的输入(如之前被标记为5和6)之间之外，这类似于第一实例。这克服了第一实例的潜在限制。互导体可以要求大晶体管，例如，用于M1和M2的大栅极宽度，为了承载基本电流而不显著损害输出电压范围。结果，与互导体的输出连接相关的寄生电容(被标记为在图2和图4中的C_D1和C_D2并且用虚线示出以突出它们的寄生特性)还可以变为很大，用于在先前实例中描述的抵消方案以按照希望的那样有效地运行。当短路开关被闭合时，所述寄生电容器不影响两个节点的短路，这是因为在它们上的电荷可以很快地重新分配以允许它们的电压变为相等，受到电流源相对小的影响。

在短路脉冲之后，晶体管M7打开并且节点5和6变为再次分离。需要在转换之后进行传导的一对开关中建立信号电流，其中每个均在短路周期结束之前立即承载一半的偏置电流。这要求图2中的节点5和节点6恢复适于承载对应信号电流的电压，其依次要求C_D1和C_D2中的每个均由对应互导体输出电流中的一部分充电。在依赖于输入信号的这样的电压恢复处理期间，所述充电电流从对应的导电开关转移并且从理想输出电流不能得到。从而，二次失真可能被引入到输出中。

在第二实例中引入的电感器通过屏蔽C_D1和C_D2与周期性短路的混频器核心的输入来减轻电压恢复问题。作为短期电流存储器电感器，L1和L2中的每个均吸收在对应的混频器核心输入节点5或6处的电压跳变，同时保持C_D1(当前连接于节点13和地之间)和C_D2(当前连接于节点14和地之间)上的电压在闭合M7期间基本不变。虽然大值电感器通常更好地执行所述电流存储器/电压绝缘功能，但是当集成电路中的螺线在被指定用于通常的无线应用(诸如EDGE、WCDMA以及无线LAN)的频率范围处非常有效时，小电感器(从几毫微亨至几十毫微亨)可容易地识别。在集成电路实现中，螺旋电感器L1和L2可以被构建为最大化它们之间的互感(即，形成互感器)，以例如通过互相覆盖地集成它们来增加用于差分输入电流的每个自感的有效值。

存在对于控制晶体管M7的闭合的短路脉冲的两方面。第一方面为所述脉冲到时钟信号的上升和下降边缘的对准，以及第二方面为缩短用于每个脉冲的被控持续时间。存在多种方式来构建实现这些要求的电路。

图5a示出生成时钟信号和短路脉冲的图2和图4的电路的控制和时钟生成电路的第一实例，其中，用于本发明目的的时钟信号和短路脉冲均适当地彼此对准。在图5a中，控制和时钟生成电路9在它的输入(节点901)处接收本地振荡器信号LO并且在节点902提供短路脉冲的第一输出P_I，在节点903处提供第二输出LOI用于打开和闭合双平衡混频器1的混频器核心中的开关。可选地，当在线性正交调制器中需要时，在节点904处提供短路脉冲的第三输出P_Q并且在节点905处提供第四输出LOQ用于打开和闭合第二双平衡混频器的混频器核心中的开关。

相移电路6被提供以根据所述LO信号在节点906处生成第一信号I和在节点907处生成第二信号Q。I和Q在用于切换双平衡混频器的希望载频处，但是在相位上相互偏移，使得I或Q的上升和下降边缘可以使用异或逻辑提取。用于在正交调制器中创建时钟信号的已知正交相位发生器(其中，I信号早于Q信号在标称上偏移90°(周期的四分之一))可以被用于所述相移电路6。根据本发明的一个方面，分别在其输入节点906和907处接收信号I和Q的同(XOR_B)逻辑门被用于检测I的上升和下降边缘并且在节点908处的其输出I_F中将它们转换为下降边缘，如图5b所示。脉冲持续时间电路7接收XOR_B输出I_F，检测其下降边缘并且提供与所述下降边缘同步的期望持续时间的脉冲的输出。在图5a所示的实例中，脉冲持续电路7由在节点908处接收关于第一输入的I_F的NOR门构成，同时在节点902处的其输出P_I通过两个延迟元件(在图5a中示出为两个反相器的级联)延迟，然后被反馈回NOR门(节点909)的第二输入，其延迟优选地基本小于延迟元件的延迟。每个反相器的延迟优选地被设置为τ/2，使得所得到的脉冲持续时间τ是双平衡混频器的+1状态和-1状态之间的预期转换时间。为了将P_I的中心匹配至节点903处的时钟信号LOI的切换转换，相移电路6的I输出优选地通过用于边缘检测的同门(在节点906处接收关于其第一输入的I以及关于另一个的逻辑一)匹配，接着进行在脉冲持续时间电路7中的NOR门(接收关于其第一输入的同门的输出以及关于另一个的逻辑零)匹配，以及最后通过节点910(延迟元件的输入和NOR门的输出)和在标称上与脉冲持续时间电路7中的两个延迟元件之一相同的节点903(延迟元件的输出)之间的延迟元件来延迟。P_I和在节点903处的时钟信号LOI在图5b中示出，其中，LOI的上升边缘在P_I的上升边缘和下降边缘的中心。用于在节点905处生成正交时钟信号LOQ和在节点904处生成对应短路脉冲P_Q的可选电路8类似于5中的那些，除了I和Q输入的角色交换以及同门由异或(XOR)门代替。

图6a示出控制和时钟生成电路的第二实例。通常，它再次由相移电路6、边缘检测电路4和脉冲持续时间电路7构成。它使得可以考虑正交时钟发生器电路典型地处于正交调制器中适当位置的全部优点，使得用于生成短路脉冲的其他硬件和功率消耗(其在无线电频率处非常显著)保持为很低。图6a中的相移电路6基于已知主从触发器，其三个实例分别在具有NOR门的图6b中、在具有NAND门的图6c中以及采用反相器和传输门的图6d中示出。主从锁存器本身对于本领于技术人员来说当然是已知的，并且可以看出，主锁存器和从锁存器中的每个均包括由时钟信号控制的选通部分和包括交叉连接门的锁存部分。

返回到它们在本发明中的使用，在图6b中，例如，关于左半边电路的四个NOR门形成接收在节点601上的时钟输入CK和关于分别在其差分输入节点602和603处的从锁存器(由电路右半部分的四个NOR门形成)Q和Qb(其还为整个触发器的输出)的差分输出的主锁存器，并且提供分别关于节点604和605的差分输出I和Ib。从锁存器在其输入节点604和605上接收I和Ib以及在其时钟输入节点606上接收CK和CKb的反相。触发器输出到其(反相的)输入的反馈使它在时钟的上升边缘时反转，使得触发器的输出Q是在时钟的双倍周期或一半频率处的方波。对称指示除在下降时钟边缘处、Q之前的一半时钟周期、或反转周期的四分之一处触发反转之外，主锁存器输出I与Q的波形相同。图7示出时钟信号CK、正交输出Q和同相输出I之间的定时关系。在标准正交调制器中，本地振荡器信号通常在载波频率的两倍处生成并且被施加至反转触发器的CK输入，并且在载波频率处的主级的差分输出I、Ib、以及从级的差分输出Q、Qb仅是感兴趣的信号。在这些实例中，在主锁存器的内部节点(在607处的A和在608处的B)以及从锁存器的内部节点(在609处的C和在610处的D)处的信号还被提供作为相移电路的输出，以简化边缘检测和脉冲持续时间电路的实现。

边缘检测电路4分别在其四个输入604、605、607和608处接收I、Ib、A和B，并且在节点803处提供输出P_ID，如图8a所示。类似地，当需要时，边缘检测电路(见图6a)的第二备份在其输入(对于图6a中的那些的信号名称和对应连接被标记在图8a中的括号中)处接收Q、Qb、C和D，并且提供输出P_QD。分别在图8b和图8c中给出边缘检测电路4的实现的两个实例。

图8b中的边缘检测实例包括：第一AND逻辑门，被连接以在节点604处接收关于其第一输入的I和在节点607处接收关于其第二输入的A，并且在节点801处提供输出P₁；第二AND门，被连接以在节点605处接收关于其第一输入的Ib和在节点608处接收关于其第二输入的B，并且在节点802处提供输出P₂；OR逻辑门(在图8b中示出为跟随反相器缓冲器的NOR门)，被连接以在801和802处接收分别关于其输入的P₁和P₂，并且在节点803处提供输出P_ID。由于相移电路输出I仅为A的稍微延迟的反相(例如，在图6b中，被NOR门反相)，所述输出P₁在A的上升边缘上升并且在I的对应下降边缘下降，否则保持为零。类似地，P₂在B的上升边缘上升(发生在与A的下降边缘基本相同的时间)并且在Ib的对应下降边缘下降(发生在与I的上升边缘基本相同的时间)，否则保持为零。从而，为P₁和P₂的总和(逻辑OR)的边缘检测器输出P_ID包括与I的上升和下降边缘对准的窄脉冲，也在图7中示出。

图8c的电路是图8b的一个备选方案，并且提供相同功能但是使用NOR门而不是AND门。

为了将这样的脉冲转换为限定的持续时间的脉冲，边缘触发延迟(ETD)元件被要求用于脉冲持续时间电路7，如图9a所示。所述脉冲持续时间电路包括：ETD电路，被连接以在节点803处接收关于其第一输入的边缘检测电路输出P_ID，在节点901处接收关于其第二(复位)输入的复位信号，并且响应于P_ID中的每个上升(或每个下降)边缘在节点902处提供其输出P_I中的逻辑1并且响应于在第二输入处的每个复位信号提供P_I中的逻辑零；延迟电路，被连接以在节点902处接收关于其输入的P_I并且进行响应，以在节点901上在其输出处提供P_I的延迟副本。图9b示出所述ETD电路的实现的实例，其包括在其D输入处接收逻辑1的D触发器，提供第一输入节点803的其时钟输入、提供第二输入节点901的其复位输入、以及在节点902处提供ETD输出P_I的其输出。

虽然图9a和图9b中的图给出了工作实例并且清楚地示出了脉冲持续时间生成的第二实例的思想，但是在实际实现中，多种简化可以将边缘检测电路4和脉冲持续时间电路7结合到具有更少晶体管的单个方法中。图9c示出这样的简化的实例。提供：第一NMOS晶体管MN1，其源极端子接地，其栅极端子提供用于图6a中的边缘检测电路4的第一输入，其漏极端子连接至节点911；第二NMOS晶体管MN2，其源极端子连接至节点911，其栅极端子提供用于4的第二输入，其漏极端子连接至节点912；第三晶体管MN3，其源极端子接地，其栅极端子提供用于4的第三输入，以及其漏极端子连接至节点913；第四晶体管MN4，其源极端子连接至节点913，栅极端子提供用于4的第四输入，以及其漏极端子连接至节点912。所述第一和第二输入被用于接收图6a中的相移电路6的A和I输出。使A和第一输入成对，使I和第二输入成对，或者反之亦然，实现了相同的目标。类似地，第三输入和第四输入被用于接收B和Ib。还提供：第一PMOS晶体管MP1，其源极端子连接至电压源V_DD，其栅极端子连接至节点914，以及其漏极端子连接至节点912；第二PMOS晶体管MP2，其源极端子连接至V_DD，其栅极端子连接至节点912，其漏极端子连接至提供图6a和图9a的脉冲持续时间电路7的输出P_I的节点915，第五NMOS晶体管MN5，其源极端子接地，其栅极端子连接至节点912，以及其漏极端子连接至节点915；以及第六NMOS晶体管MN6，其源极端子接地，其栅极端子连接至提供图9a和图9b的复位输入的节点916，以及其漏极端子连接至节点915；第一逻辑反相器INV1，具有连接至节点915的其输入以及连接至节点917的其输出；第二逻辑反相器INV2，具有连接至节点917的其输入以及连接至节点916的其输出；以及第三逻辑反相器INV3，具有连接至节点916的其输入以及连接至节点914的其输出。

每次，节点915上的输出P_I从逻辑零上升到逻辑一，随后在延迟τ(τ/2的两倍)之后，节点916上升到逻辑一，使得晶体管MN6传导并复位P_I到逻辑零。节点916在τ的周期期间继续为高，直到P_I的逻辑零通过延迟反相器INV1和INV2传播，在该周期期间，晶体管MP1导通，给节点912充电并且将其电压Y设定到逻辑一，同时接通MN5并断开MP2。一旦节点916使P_I跟随至逻辑零，MN6被断开并且INV3的输出上升至逻辑一，断开MP1。只要输入I、A、Ib以及B不在转换中，经由MN1和MN2、MN3和MN4以及MP1的路径均处于高阻抗状态，并且在节点912处的存储在寄生电容(以虚线标记形成为C_Y)上的电荷将Y保持在逻辑一，其使P_I通过由MN5和MP2形成的反相器锁定至逻辑零。跟随I的下降转换的A的上升转换或跟随Ib(从而有了I的上升转换)的下降转换的B的上升转换通过由于A和I为高的时间很短的MN1和MN2或由于B和Ib为高的时间很短的MN3和MN4将节点912短路至地。将912短路至地使节点915通过由MP2和MN5形成的反相器上升，其将P_I设定至逻辑一，并且随后的事件将按照已经在本发明段落的开始描述的那样继续。

在上升至逻辑一(A下降到逻辑零)的B、随后下降至逻辑零的Ib、以及随后上升到逻辑一的I之间的图6b中的延迟是通过NOR门的两个反相延迟的总和。在图9c中，上升到逻辑一的A(或B)、下降至逻辑零的Y、以及上升至逻辑一的P_I之间的延迟还为通过NOR门的两个反相延迟的总和。从而，I的上升(以及下降)边缘与P_I的上升(以及下降)边缘对准。从而，通过一个反相器延迟I匹配至INV1(或INV2)以生成LOI，使后者的上升边缘中的每个以P_I中的对应脉冲的中间为中心。

在以上实例中，边缘检测器已经使用了振荡器信号的I和Q版本。如果它们没有被使用(并且不希望增加相移网络以生成它们)，控制电路可以包括仅响应于本地振荡器信号的单个相位的边缘检测器；这将包括例如分别用于检测本地振荡器信号的正和负行为边缘并且将它们的输出进行OR的两个边缘检测器。

在图5至图9中，单个结束符号中的标准逻辑和电路符号被用于示出本发明的基本思想。然而，本领域技术人员应该清楚，可以使用差分或伪差分逻辑(其特别优选在无线电频率应用中)容易地实现相同思想。

Claims

1.一种混频器电路，包括：

本地振荡器信号的源，被连接以提供本地振荡器信号或从其获得本地振荡器信号，

第一信号输入端口，具有第一节点和第二节点，

输出端口，具有第一节点和第二节点，

开关，响应于所述本地振荡器信号或从其获得的本地振荡器信号，以在将所述第一信号输入端口的所述第一节点和所述第二节点分别连接至所述输出端口的所述第一节点和所述第二节点与将所述第一信号输入端口的所述第一节点和所述第二节点分别连接至所述输出端口的所述第二节点和所述第一节点之间进行切换，

其中，所述混频器电路还包括：开关，被连接以响应于短路信号将所述第一信号输入端口的所述第一节点和所述第二节点短路，所述混频器电路还包括：控制电路，响应于所述振荡器信号提供所述短路信号，以在将所述第一信号输入端口连接至所述输出端口的所述开关被切换期间的时段将所述第一信号输入端口的第一节点和第二节点短路。

2.根据权利要求1所述的混频器电路，包括：

第二信号输入端口，包括第一节点和第二节点，

第一电感器，连接于所述第二信号输入端口的所述第一节点和所述第一信号输入端口的所述第一节点之间，以及

第二电感器，连接于所述第二信号输入端口的所述第二节点和所述第一信号输入端口的所述第二节点之间。

3.根据权利要求2所述的混频器电路，其中，所述第一电感器和所述第二电感器包括在一个互感器中。

4.根据权利要求2所述的混频器电路，包括：第三信号输入端口，具有第一节点和第二节点；以及互导体，被连接以将所述第三信号输入端口的第一节点和第二节点处的信号传送至所述第二信号输入端口的各个节点。

5.根据权利要求3所述的混频器电路，包括：第三信号输入端口，具有第一节点和第二节点；以及互导体，被连接以将所述第三信号输入端口的第一节点和第二节点处的信号传送至所述第二信号输入端口的各个节点。

6.根据权利要求1所述的混频器电路，包括：第三信号输入端口，具有第一节点和第二节点；以及互导体，被连接以将所述第三信号输入端口的第一节点和第二节点处的信号传送至所述第一信号输入端口的各个节点。

7.根据前述任一权利要求所述的混频器电路，其中，所述控制电路包括：边缘检测器电路，响应于所述本地振荡器信号并且具有表示所述本地振荡器信号中的边缘的输出；以及脉冲生成电路，响应于该输出以提供关于每个边缘定时的所述短路信号中的脉冲。

8.根据权利要求6所述的混频器电路，包括：延迟电路，被连接以接收所述本地振荡器信号并且将它们延迟，使得它们的边缘与由所述控制电路输出的所述脉冲一致，所得到的本地振荡器信号被连接以控制连接所述第一信号输入端口和所述输出端口的所述开关。

9.根据权利要求8所述的混频器电路，其中，所述脉冲生成电路包括串联连接的第一延迟元件和第二延迟元件，并且所述延迟电路包括第三延迟元件，所述第一延迟元件、第二延迟元件和第三延迟元件中的每个均提供相同的延迟。

10.根据权利要求7所述的混频器电路，包括：相移电路，被连接以接收所述本地振荡器信号并且将它们以正交形式提供给所述边缘检测器。

11.根据权利要求10所述的混频器电路，其中，所述混频器电路包括主从锁存器，并且所述边缘检测器对所述锁存器的主和从部分之一的锁存部分的输出以及所述锁存器的主和从部分之一的选通部分的输出进行响应。

12.根据权利要求1至6中任一项所述的混频器电路，其中，连接所述第一信号输入端口和所述输出端口的所述开关包括：

第一对开关，被连接以将所述第一信号输入端口的所述第一节点处的信号交替地且分别地切换至所述输出端口的所述第一节点和所述第二节点，以及

第二对开关，被连接以将所述第一信号输入端口的所述第二节点处的信号交替地且分别地切换至所述输出端口的所述第一节点和所述第二节点。

13.一种包括根据权利要求1至6中任一项所述的混频器电路的调制器。

14.一种包括根据权利要求1至6中任一项所述的混频器电路的解调器。

15.一种混频信号的方法，包括：

提供本地振荡器信号；

响应于所述本地振荡器信号，将输入端口的第一节点处的信号交替地切换至输出端口的第一节点和第二节点，并且响应于所述本地振荡器信号，将所述输入端口的所述第二节点处的信号交替地切换至所述输出端口的所述第一节点和所述第二节点，所述输出端口的所述第一节点交替地从所述输入端口的所述第一节点和所述第二节点接收信号，并且所述输出端口的所述第二节点交替地从所述输入端口的所述第一节点和所述第二节点接收信号，以及

在所述输入端口处的信号在所述输出端口的所述第一节点和所述第二节点之间被切换期间的时段将所述输入端口的所述第一节点和所述第二节点短路。