CN101610095B - 一种基于fpga的超宽带射频数字接收机装置及其实现方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的超宽带射频数字接收机装置及其实现方法，该装置包括：ADC模块，FPGA模块，EPROM模块，DAC模块、电源模块；ADC模块与FPGA模块及电源模块连接；完成射频模拟信号到数字信号的转换功能；FPGA模块分别与ADC模块、DAC模块、EPROM模块、电源模块连接；FPGA模块为接收机信号处理核心模块，完成数字信号的数字下变频、基带信号的相关处理、处理结果输出和控制模拟信号输出；EPROM模块与FPGA模块及电源模块连接；用于存储FPGA内的程序代码；DAC模块与FPGA模块连接，与电源模块连接；DAC模块完成射频接收机的模拟信号输出功能；电源模块提供整个系统工作所需电压。

Description

一种基于FPGA的超宽带射频数字接收机装置及其实现方法

(一)技术领域

本发明涉及一种基于FPGA(现场可编程门阵列，Field Programming GatesArray)的超宽带射频数字接收机装置及其实现方法。属于通信领域。

(二)背景技术

超宽带(UWB：Ultra Wide Band)的概念首先由美国军方于1989年提出，2002年4月，美国联邦通信委员会给出了超宽带信号的两种定义，一种是信号的-10dB绝对带宽不小于500MHz，另一种是信号的-10dB相对带宽不小于20％。信号带宽满足超宽带信号定义的系统统称为超宽带系统。

超宽带通信的最主要的优点是可以获得极低的类似于高斯白噪声的功率谱密度，基本不影响现有的无线通信系统，从而可与之共存以提高频谱利用率。由于超宽带信号的带宽很宽，因此超宽带通信可用很低的发射功率达到传统窄带通信无法达到的数据速率。

然而优点也是缺点，极低的功率谱密度使超宽带信号的检测十分困难，而且信号动态范围较大，需要高动态范围的发生电路：发射机简单，但接收机却复杂耗电；信号的捕获和同步时间较长等等。针对上述问题，本发明设计一种合理的接收机装置及其实现方法，来满足高速超宽带信号处理的要求。

传统的接收机采用的是模拟电路的结构，其基本思想是将射频信号通过混频变为中频信号，而后将中频信号进行滤波，通过二次混频将信号频谱搬移到零中频处，进行宽带处理后送于用户接口。随着数字化的发展，特别是硬件技术的提高，软件无线电技术(Software Radio)逐渐发展为主流。软件无线电的基本思想是以一个通用、标准、模块化的硬件平台为依托，通过软件编程来实现无线电的各种功能，从基于硬件、面向用途的无线通信机设计中解放出来。功能软件化的实现势必要求减少功能单一、灵活性差的硬件电路，尤其是减少模拟环节，把数字化处理(A/D和D/A转换，即模拟/数字转换和数字/模拟转换)尽量靠近天线。软件无线电强调体系结构的开放性和全面可编程性，通过软件更新改变硬件的配置结构，实现新的功能。软件无线电采用标准的、高性能的开放总线结构，以利于硬件模块的不断升级和扩展。与模拟系统相比，数字系统中不存在温度漂移增益变化和直流电平漂移等现象，具有更好的性能以及更强的灵活性，接收机作为电子系统中关键的一环，数字化是其必然的发展方向。

按照软件无线电的理论，ADC(模拟到数字转换器，Analog to DigitalConverter)和DAC(数字到模拟转化器，Digital to Analog Converter)尽量靠近射频(RF，Radio Frequency)段或中频段进行数字化，然后根据需要对此数字信号进行处理，完成接收机的各种功能(如变频，滤波，加密解密，扩频解扩等)，最终理想是全频段的数字化处理，由软件来完成所有的功能。然而就目前数字器件的性能而言，无法实现射频的全采样，但随着数字信号处理技术和微电子技术的提高，射频的带通采样接收机的实现已成为可能。

数字接收机的软件无线电主要由ADC、DAC、高速数字信号处理单元组成。其中，ADC和DAC是最为关键的部分，它直接体现软件无线电接收机的特点。数字接收机对模拟信号直接采样，具有高精度、高可靠性、抗干扰能力强、灵活可变等许多优点，可以避免因基带处理的I、Q幅相不一致所带来的一系列问题。

近年来，数字接收机受到国内外商用和军用通信领域的高度重视，发展非常迅速。总结起来，数字接收机的一般结构主要包括：ASIC(专用集成电路，Application Specific Integrated Circuit)结构、FPGA结构、DSP+FPGA结构和DSP(数字信号处理器，Digital Signal Processor)结构的数字接收机。

ASIC的例子：中国电子科技集团54研究所设计一款ASIC结构的数字接收机。该接收机采用美国STANFORD公司的专用ASIC套片，包括数字下变频器STEL-2130，数字匹配滤波器STEL-3310，数字解调器STEL-2120和微处理器89C51。其能够完成伪码速率为11Mbps，扩频码长小于256的全数字化DS扩频通信接收功能。该接收机具有集成度高，开发周期短等特点，在通信终端中得到了广泛应用。

DSP例子：中国航天二院设计了一种以DSP为核心处理器件的某导引头的数字接收机。其AD选用的AD公司的AD6644，采样率65MSPS，DDC采用的Intersil公司的HSP50214B和HSP50216，DSP选用的是TI的6701。中频信号经过数字下变频后变为基带信号，DSP完成角误差提取、非相参积累、信号检测、截获、跟踪等。

FPGA例子：电子科技大学设计了一种基于FPGA的数字接收机。该接收机采用了AD公司的模数转换器件AD9432，FPGA选用了Xilinx公司的XC2S200，数字下变频器件选用了GrayChip公司的GC1012B。其完成了载波70MHz，带宽10MHz的BPSK调制信号的解调功能，FPGA主要实现对GC1012B的控制和BPSK的解调。

FPGA+DSP例子：国防科技大学设计了一种FPGA+DSP的全数字中频接收机，其AD选用的是AD公司的AD6640，采样率64MSPS，数字下变频采用AD公司的AD6620。FPGA选用Xilinx的XC2V3000，DSP选用TI的C6701。接收机前端数据流速率较高，且运算相对简单(如数字相关和大量的滤波运算)，因此适合用并行能力强、处理速度高的FPGA来实现；而后端数据流速率较低，同时需要部分复杂的计算和控制，因此适合用DSP来完成。上述四种实现中频接收机的结构如图1所示。

通过对比和分析4种实例和结构，可以看出：

1.采用ASIC结构的数字接收机具有简单，投产快，见效快，成本低，可批量生产的特点，但是编程性差，难以适应变更环境和性能升级的需要。

2.DSP是专门的微处理器，适用于条件进程。在较低的采样速度和很高复杂度软件问题的情况中，适合采用DSP方案。但是，由于DSP工作方式属于流水线模式，因而DSP系统的并行性较差，而且实时性能不如FPGA好。

3.FPGA+DSP的结构弥补了DSP的缺点，提高了系统的实时性和并行处理能力，在大型复杂的接收机设计中是一种很好的选择。由于DSP和FPGA工作的方式不同(DSP为流水线工作方式，FPGA为完全并行模式)，因此两者的数据交换需要采用缓冲机制来弥补两者之间的时序差异，对于大量数据而言，数传时间占有很大的比例。所以，FPGA和DSP之间的数传不宜过于复杂。

4.当今FPGA技术迅速发展，其内部的逻辑资源、存储资源和IP核资源非常丰富。FPGA是极高并行度的信号处理引擎，能够满足算法复杂度不断增加的应用要求，通过并行方式提供极高性能的信号处理能力。而且一些厂家的FPGA中内嵌了DSP功能，如Xilinx公司FPGA中内嵌的XtremeDSP等。通过硬件编程语言，可以利用FPGA的逻辑资源实现各种信号处理功能，因而，不夸张的讲，FPGA可以完成DSP的所有功能。

上面介绍的四种结构的数字接收机基本都工作于中频采样模式。本发明涉及的是一种能工作于射频采样的具有高速数据处理能力的接收机。实现这种接收机最关键的问题就是模拟信号的采样速率和数字器件的处理能力。采样速率问题可以通过选用高速ADC解决，而数字器件的高速处理能力要求处理器必须具有并行处理的能力。从上面的讨论可以看出，FPGA具有强大的信号处理能力，而且其并行处理的能力是其它数字信号处理器件不可比拟的。FPGA的这些优势决定了其成为本发明设计的接收机的首选数字信号处理器件。

(三)发明内容

本发明的目的在于提供一种基于FPGA的超宽带射频接收机的装置及其实现方法，通过硬件编程语言VHDL实现该装置的功能。

本发明涉及一种基于FPGA的超宽带射频数字接收机装置，该装置包括：ADC模块，FPGA模块，EPROM模块，DAC模块、电源模块。连接关系如图2所示。

ADC模块与FPGA模块及电源模块连接；ADC模块完成射频模拟信号到数字信号的转换功能。

FPGA模块分别与ADC模块、DAC模块、EPROM模块、电源模块连接。FPGA模块为接收机信号处理核心模块，完成数字信号的数字下变频、基带信号的相关处理、处理结果输出和控制模拟信号输出。FPGA模块可分为以下四个单元：负责将射频数字信号转换为基带信号的数字下变频单元；负责将基带信号匹配滤波的基带信号相关处理单元；负责将处理结果输出的处理结果输出单元；完成接收机模拟输出的模拟信号输出控制单元。数字下变频单元前端与FPGA外部模块(ADC模块)直接连接，后端与基带信号相关处理单元连接，其内部包含对ADC的控制功能，用于接收ADC采样得到的数字信号，并完成数字下变频功能；基带信号相关处理单元前端与数字下变频单元连接，后端与处理结果输出单元连接，对基带信号做相关处理运算；处理结果输出单元与相关处理单元连接，负责将相关处理的结果输出出去和后面系统发送命令的接收；模拟信号输出单元与处理结果输出单元连接，以接收后面系统发送的命令，控制模拟信号的输出，模拟信号输出单元与FPGA外部模块(DAC模块)连接，实现模拟信号的输出功能。模拟信号输出单元内部包含DDS，即预先存储好的输出波形数据。

EPROM模块与FPGA模块及电源模块连接；EPROM模块用于存储FPGA内的程序代码。

DAC模块与FPGA模块连接，与电源模块连接；DAC模块完成射频接收机的模拟信号输出功能。

电源模块提供整个系统工作所需电压。外界给系统输入+5V和-5V的电压，电源模块又可分为两个子模块：模拟信号电源模块和数字信号电源模块。模拟信号电源模块与ADC和DAC模块连接，将+5V的电压转换成系统所需要的+3.3V(模拟)和+1.9V，其中+3.3V(模拟)提供给DAC模块，+1.9V提供给ADC模块；数字信号电源模块与FPGA模块和EPROM模块连接，将+5V转换成系统所需要的+3.3V(数字)，+2.5V，+1.8V，+1.2V，其中+3.3V(数字)，+2.5V，+1.2V提供给FPGA模块，+1.8V提供给EPROM模块。

该发明的主要数字处理器件为FPGA，完成超宽带射频信号的数字下变频和基带信号的相关处理。

本发明涉及一种基于FPGA的超宽带射频接收机实现方法，包括下面几个步骤并详细叙述如下：

1、FPGA模块

FPGA模块处于该发明的信号处理核心地位。FPGA模块完成信号的处理和对其它模块的控制。FPGA模块的程序设计采用单元化设计，每个单元单独完成各自的功能。这些单元包括：数字下变频单元，相关处理单元，DAC控制单元，处理结果输出单元。FPGA内各单元设计及连接关系如图3所示。在FPGA内部，数字下变频单元与相关处理单元连接；相关处理单元与数字下变频单元、处理结果输出单元连接；处理结果输出单元与相关处理单元、DAC控制单元连接；DAC控制单元与处理结果输出单元连接。数字下变频单元内部包含对ADC的控制单元，实现对ADC的控制。

1.1、设备开机后，数字下变频的ADC控制单元完成对ADC的初始化，配置ADC的工作模式。

1.2、ADC正常工作后，FPGA接收ADC采集到的数字信号，并通过数字下变频单元进行数字下变频处理，完成射频信号到基带信号的转换。

1.3、FPGA通过相关处理单元实现基带信号的匹配滤波。

1.4、FPGA通过处理结果输出单元，将经过相关处理单元匹配滤波后的数据存储到FPGA内部的FIFO中，通过并行数据接口与后端系统连接。处理结果输出单元提供中断标志给后端系统，表明数据处理完成，后端系统可以读取处理结果数据。

1.5、FPGA利用DAC控制单元实现接收机的模拟信号输出。

本发明的优点及功效在于：该装置采用可编程器件FPGA作为数字信号处理核心器件，符合软件无线电理论；系统通过编程实现预期功能，具有很强的灵活性和适应性；ADC器件选用采样率大于1Gsps的工业级高速AD芯片，满足系统采样率要求；FPGA选用具有丰富逻辑资源和存储单元的高速工业级FPGA，保证逻辑实现的可靠性。FPGA内的数字下变频单元和相关处理单元采用并行结构设计，因而可以满足高速数字信号处理要求(本发明的数据处理速率可达1G，而普通的接收机数据处理速率通常在十兆或百兆量级)，这也是本发明的最突出优点；数据输出采用FIFO并行接口，方便与后端系统的连接。

(四)附图说明

图1是中频接收机一般结构

(A)：ASIC结构  (B)：DSP结构  (C)：FPGA结构  (D)：FPGA+DSP结构

图2是本发明装置各模块之间的连接关系图

图3是FPGA内各单元设计及连接关系

图4是基于多相滤波的数字下变频的一般结构

图5是改进型基于多相滤波的并行数字下变频结构

图6是四路并行FFT实现结构

图7是系统硬件测试结果

(五)具体实施方式

下面结合附图，对本发明一种基于FPGA的超宽带射频接收机装置及其实现方法进行详细说明。

本发明涉及一种基于FPGA的超宽带射频接收机装置，该装置包括：ADC模块，FPGA模块，EPROM模块，DAC模块、电源模块。模块的连接关系如图2所示。

ADC模块完成射频模拟信号到数字信号的转换功能。ADC模块与FPGA模块连接，与电源模块连接。

FPGA模块为接收机信号处理核心模块，完成数字信号的数字下变频、基带信号的相关处理、处理结果输出和控制模拟信号输出。FPGA模块可分为以下四个模块：负责将射频数字信号转换为基带信号的数字下变频模块；负责将基带信号匹配滤波的基带信号相关处理模块；负责将处理结果输出的处理结果输出模块；完成接收机模拟输出的模拟信号输出控制模块。FPGA模块与ADC模块连接，与DAC模块连接，与电源模块连接。

EPROM模块用于存储FPGA内的程序代码。EPROM模块与FPGA模块连接，与电源模块连接。

DAC模块完成射频接收机的模拟信号输出功能。DAC模块与FPGA模块连接，与电源模块连接。

电源模块提供整个系统工作所需电压。外界给系统输入+5V和-5V的电压，电源模块又可分为两个子模块：模拟信号电源模块和数字信号电源模块。模拟信号电源模块与ADC和DAC模块连接，将+5V和-5V的电压转换成系统所需要的+3.3V(模拟)，+1.9V和-1.9V，其中+3.3V(模拟)提供给DAC模块，+1.9V和-1.9V提供给ADC模块；数字信号电源模块与FPGA模块和EPROM模块连接，将+5V转换成系统所需要的+3.3V(数字)，+2.5V，+1.8V，+1.2V，其中+3.3V(数字)，+2.5V，+1.2V提供给FPGA模块，+1.8V提供给EPROM模块。

该发明的主要数字处理器件为FPGA，完成超宽带射频信号的数字下变频和基带信号的相关处理，其中FPGA内部的单元设计如图3所示，其中包括：ADC控制单元，数字下变频单元，相关处理单元，DAC控制单元，处理结果输出单元。下面详细说明FPGA内各个单元的设计方法。

1、FPGA模块

1.1ADC控制单元

该单元完成对ADC的配置，以保证ADC的正常工作。这包括：ADC复位管脚置于无效状态，配置ADC数据输出为时钟上升沿输出，配置ADC输入模拟信号量程范围为±800mV。FPGA通过与ADC互联的控制线来实现对ADC的控制。

1.2数字下变频单元

下变频是将中心频率非零的信号通过混频滤波变为零中频(基带)信号的处理过程。这里采用基于多相滤波的方法实现并行数字下变频。基于多相滤波方法数字下变频对模拟信号的采样频率有要求，根据Nyquist带通采样定律，为了避免信号频谱的混叠，带通信号的采样率需要满足f_s≥2B，且f_s＝4f_c/(2m+1)，其中：m为任意正整数，f_c为信号中心频率，B为信号带宽。

图4为基于多相滤波的数字下变频的一般结构。本发明的接收机工作在很高的频率上，因此，这种一般结构不适用。通过改进，本发明采用图5所示的改进型并行数字下变频结构。

模拟信号经过ADC的采样进入FPGA，并通过8次延时(Z^-1)得到8路并行信号。下变频单元利用FPGA的时钟管理器(DCM)将采样频率f_s做8分频处理(即图中“↓8”)，在分频后的时钟作用下，8路并行信号按图中所示与“1”和“-1”相乘，实现混频。最终8路信号通过各自的多相滤波器实现相位纠正，输出4组并行的I/Q信号。每组I/Q两路信号作为一个复数的虚部和实部，所以，数字下变频输出相当于是4组复数。

多相滤波器可以通过MATLAB软件进行设计，得到每组滤波器的系数后，利用FPGA内的滤波器IP(知识产权，Intellectual Property)核生成即可。

1.3相关处理单元

基带信号的相关处理通常是指基带信号通过匹配滤波器，使滤波器的输出端信号在某一时刻瞬时功率与噪声平均功率的比值最大。在数字通信中，信号相关处理方式具有广泛的应用。本发明采用的方法是采用频域匹配滤波，这种方法的核心就是信号的时域与频域之间相互转换，即信号的FFT(快速傅里叶变换，Fast Fourier Transformation)和IFFT(快速傅里叶逆变换，Inverse FastFourier Transformation)。

本发明中FFT采用的是4路并行FFT流水线计算方法，最终实现4096点的FFT。算法的数学表达式为：

$X[k_1{N}_2+k_2]=\underset{n_1=0}{\overset{N_1-1}{\mathrm{\Σ}}}\left\{\left(\underset{n_2=0}{\overset{N_2-1}{\mathrm{\Σ}}}x\right[n_2{N}_1+n_1\left]W_{N_2}^{n_2{k}_2}\right)W_N^{n_1{k}_2}\right\}{W}_{N_1}^{n_1{k}_1}$

实现结构图如图6所示，由三部分构成：第一部分实现4路并行的1024点数FFT；第二部分实现4路计算结果与旋转因子

复乘的功能；第三部分为标准的4点数的FFT。最终输出为4路并行的FFT结果。

从数字下变频模块输出的每一组复数数据首先在相关单元的第一部分做基-2²SDF(单延时反馈)的FFT；对于每路FFT的结果输出，在第二部分中，完成与各自的旋转因子

的相乘，这些旋转因子事先通过Matlab软件生成完毕，存储在FPGA内的RAM中。经过相乘得到的数据，在第三部分中完成标准的4点FFT。通过这三部分的处理，相关处理单元输出4路并行复数数据，即基带信号的FFT结果。

得到了信号FFT的结果之后，接着实现信号的匹配滤波。匹配滤波是在信号的频率域上的复乘。复乘的系数是根据预设波形确定的，本发明中匹配滤波的复乘系数利用Matlab生成，存储在FPGA内的RAM中。复乘结束后，需要将信号从频域转换回时域，也就是IFFT的过程。IFFT是FFT的逆过程，实现方法与FFT类似，只是将数据流的方向反转即可。

经过IFFT的信号处理，信号从频域回到时域，至此完成了信号的相关处理。

1.4DAC控制单元

DAC控制单元是接收机实现模拟输出的控制逻辑。本发明模拟输出采用DDS方式(直接数字合成，Direct Digital Synthesizer)。预发射的模拟信号波形数据存储在预置的ROM中，DAC控制单元控制波形的相位累加信息，并输出给波形预置ROM，通过DAC实现数字信号到模拟信号的转换，最后经过模拟滤波器后发射出去。

1.5处理结果输出单元

相关处理后的数据通常先经过缓存再输出到外部接口，来更好地满足前、后端各自信号处理的时序要求。在FPGA内缓存相关处理后的数据可以使用FPGA的RAM资源，也可以使用FPGA内自带的IP核生成的FIFO。相比之下，FIFO占用的地址资源少，可以通过对FIFO的标志信号的判定实现对FIFO的控制，异步模式可以使FIFO工作在更高频率的状态。本发明的系统中，采用的是FIFO结构。本发明在FPGA内设计了4个深度1024，宽度16bit的FIFO，4个FIFO输出合并为一个64bit的并行数据接口。后端处理系统(如DSP系统)可以通过该接口实现相互通信实现。当FIFO写满之后，利用FIFO的full标志位给后端系统提供中断标志，表明后端系统可以通过并行接口读取FIFO的数据。

2、基于FPGA的超宽带射频接收机装置的硬件电路主要器件为：

ADC模块的选择：

选用NS(国家半导体，National Semiconductor)公司的ADC08D1000，该芯片一款双通道、低功耗的高性能的8位模数转换器件，其最高单通道采样频率达1.6GSPS，支持LVDS接口输出，输入模拟信号幅度为峰-峰值800mV。该芯片具有很高的采样率，能够满足接收机的采样要求。

FPGA模块的选择：

选用的是Xilinx公司的Virtex4系列的XC4VSX55。该FPGA是Xilinx推出的高速、高性能、大规模的可编程逻辑器件，拥有丰富的逻辑单元、存储单元和IP核等硬件资源，其LVDS接口可以支持高达1Gps的数据传输速率。其内部的资源数量以及接口支持的速度能够满足本发明的装置需求。

DAC模块的选择：

选用的是ADI公司的DA转换芯片AD9753。它能有效合成100MHz的输入信号带宽，并能以300MSPS运行。它具有极好的带内噪声和失真性能。AD9753的基本特点为：最高时钟频率为300MSPS，具有非常高的DA转换频率，满足系统要求；内部可编程时钟倍频器，可引入单端或差分时钟源；差分电流输出：2mA到20mA；片内参考电压：1.2V；单3V或3.3V供电电压，功率为155mW。

EPROM模块选择：

选用的是Xilinx公司的XCF32P，该芯片与Xilinx公司的FPGA配套使用，拥有32Mbit的存储空间，一片该芯片即可满足XC4VSX55的程序存储。

电源芯片的选择：

本发明电源采用LM1085、TPS54612、TPS54614和TPS54616作为主要电源芯片。

LM1085系列开关稳压集成电路是美国国家半导体公司生产的3A集成稳压电路，它内部集成了一个固定的振荡器，只须极少外围器件便可构成一种高效的稳压电路，可大大减小散热片的体积，而在大多数情况下不需散热片；内部有完善的保护电路，包括电流限制及热关断电路等；芯片可提供外部控制引脚。由通过改变外接电路LM1085可以提供+1.9V，+2.5V的电压。

采用TI公司的TPS54613、TPS54614和TPS54616芯片设计了本装置的电源转换模块。它有体积小，输出电流大，性能稳定等特点。TPS54612采用+5V输入，能够稳定提供最大电流为6A的+1.2V输出，TPS54614采用+5V输入，能够稳定提供最大电流为6A的+1.8V输出，TPS54616采用+5V输入，能够稳定提供最大电流为6A的+3.3V输出。此电源转换模块完全满足整个装置的供电量要求。

3、系统实现结果

应用VHDL硬件描述语言进行编程，将编写好的模块下载至硬件中，通过Xilinx公司的调试软件Chipscope进行调试。本发明的系统完成了对中频1.25GHz，带宽300MHz的超宽带LFM(线性调频)信号的相关处理。根据Nyquist带通采样定理，ADC的采样时钟选择为1GHz(该时钟由FPGA内部锁相环锁频得到)，因此，FPGA内部数字下变频单元和相关处理单元的单路工作频率为125MHz。仿真结果与硬件调试结果对比如图7所示。

硬件测试结果与仿真结果一致，但存在一定的误差。这主要来自于射频信号中无法去除的热噪声，A/D采样带来的量化误差，以及相关处理中FFT、复乘、IFFT等采用定点计算引起的精度舍弃等。

数字下变频单元资源占用情况如表1所示，相关处理单元所占资源(包括FFT，复乘，IFFT)如表2所示。

表1数字下变频模块资源占用

资源类型	已使用	可用	百分比
				Slice(逻辑切片)	4055	24576	16％
LUT(查找表)	12064	49152	24％
				Flip Flop(触发器)	7420	49152	15％

表2相关处理模块资源占用

资源类型	已使用	可用	百分比
				Slice(逻辑切片)	5020	24576	20％
LUT(查找表)	8424	49152	17％
				Flip Flop(触发器)	3987	49152	8％
RAM16(块存储)	156	320	48％
				DSP48s(专用乘法器)	108	512	21％

静态时序分析结果显示，数字下变频单元的关键路径建立保持时间为3.184ns，最高工作频率为314.070MHz；相关处理单元的关键路径建立保持时间为5.488ns，因而最高工作频率为182.212MHz。接收机内部实际工作频率为125MHz，因而，系统设计可以满足中心频率1.25GHz，带宽300MHz射频信号的接收及相关处理要求。

本发明基于FPGA的超宽带射频接收机在实际的实验过程中测试通过，证实了该装置的可行性。该装置具有以下优点：

硬件电路简单，体积较小。

通过编程实现预期功能，易于修改，使系统具有强大的通用性和灵活性。

复合软件无线电理论，采用并行信号处理技术，信号处理速率可达1GHz。

系统留有扩展接口，具有很强的可扩展性。

由于本发明采用了通信领域中常用的数字下变频、频域相关处理等信号处理手段，因而该装置可用于超宽带通信、PD体制雷达、扩频通信、声纳等多种领域的信号处理，具有广泛的应用前景。

Claims (1)

1.一种基于FPGA的超宽带射频接收机装置的实现方法，该基于FPGA的超宽带射频接收机装置包括：ADC模块、FPGA模块、EPROM模块、DAC模块及电源模块；

ADC模块与FPGA模块及电源模块连接；ADC模块完成射频模拟信号到数字信号的转换功能；

FPGA模块分别与ADC模块、DAC模块、EPROM模块及电源模块连接；FPGA模块为接收机信号处理核心模块，完成数字信号的数字下变频、基带信号的相关处理、处理结果输出和控制模拟信号输出；

EPROM模块与FPGA模块及电源模块连接；EPROM模块用于存储FPGA内的程序代码；

DAC模块与FPGA模块连接，与电源模块连接；DAC模块完成射频接收机的模拟信号输出功能；

电源模块提供整个系统工作所需电压；外界给系统输入+5V和-5V的电压，电源模块又分为两个子模块：模拟信号电源模块和数字信号电源模块；模拟信号电源模块与ADC和DAC模块连接，将+5V的电压转换成系统所需要的+3.3V和+1.9V，其中+3.3V提供给DAC模块，+1.9V提供给ADC模块；数字信号电源模块与FPGA模块和EPROM模块连接，将+5V转换成系统所需要的+3.3V、+2.5V、+1.8V及+1.2V，其中+3.3V、+2.5V及+1.2V提供给FPGA模块，+1.8V提供给EPROM模块；

所述的FPGA模块分为以下四个单元：负责将射频数字信号转换为基带信号的数字下变频单元；负责将基带信号匹配滤波的基带信号相关处理单元；负责将处理结果输出的处理结果输出单元；完成接收机模拟输出的模拟信号输出控制单元；数字下变频单元前端与FPGA外部模块直接连接，后端与基带信号相关处理单元连接，其内部包含对ADC的控制功能，用于接收ADC采样得到的数字信号，并完成数字下变频功能；基带信号相关处理单元前端与数字下变频单元连接，后端与处理结果输出单元连接，对基带信号做相关处理运算；处理结果输出单元与相关处理单元连接，负责将相关处理的结果输出出去和后面系统发送命令的接收；模拟信号输出单元与处理结果输出单元连接，以接收后面系统发送的命令，控制模拟信号的输出，模拟信号输出单元与FPGA外部模块连接，实现模拟信号的输出功能；模拟信号输出单元内部包含DDS，即预先存储好的输出波形数据；

FPGA模块处于信号处理核心地位，FPGA模块完成信号的处理和对其它模块的控制；FPGA模块的程序设计采用单元化设计，每个单元单独完成各自的功能；

其特征在于：该基于FPGA的超宽带射频接收机装置的实现方法包括下面几个步骤：

(1)、设备开机后，数字下变频的ADC控制单元完成对ADC的初始化，配置ADC的工作模式；

(2)、ADC正常工作后，FPGA接收ADC采集到的数字信号，并通过数字下变频单元进行数字下变频处理，完成射频信号到基带信号的转换；

(3)、FPGA通过相关处理单元实现基带信号的匹配滤波；

(4)、FPGA通过处理结果输出单元，将经过相关处理单元匹配滤波后的数据存储到FPGA内部的FIFO中，通过并行数据接口与后端系统连接；处理结果输出单元提供中断标志给后端系统，表明数据处理完成，后端系统读取处理结果数据；

(5)、FPGA利用DAC控制单元实现接收机的模拟信号输出；

其中，所述步骤（2）中的通过数字下变频单元进行数字下变频处理，这里是采用基于多相滤波的方法实现并行数字下变频；基于多相滤波方法数字下变频对模拟信号的采样频率有要求，根据Nyquist带通采样定律，为了避免信号频谱的混叠，带通信号的采样率需要满足f_s≥2B，且f_s=4f_c/(2m+1)，其中：m为任意正整数，f_c为信号中心频率，B为信号带宽；

模拟信号经过ADC的采样进入FPGA，并通过8次延时（Z^-1）得到8路并行信号；下变频单元利用FPGA的时钟管理器将采样频率f_s做8分频处理，在分频后的时钟作用下，8路并行信号与“1”和“-1”相乘，实现混频最终8路信号通过各自的多相滤波器实现相位纠正，输出4组并行的I/Q信号每组I/Q两路信号作为一个复数的虚部和实部，所以，数字下变频输出相当于是4组复数

多相滤波器通过MATLAB软件进行设计，得到每组滤波器的系数后，利用FPGA内的滤波器IP核生成；

其中，所述步骤（3）中FPGA通过相关处理单元实现基带信号的匹配滤波，是使滤波器的输出端信号在某一时刻瞬时功率与噪声平均功率的比值最大；采用的方法是采用频域匹配滤波，这种方法的核心就是信号的时域与频域之间相互转换，即信号的FFT和IFFT；

FFT采用的是4路并行FFT流水线计算方法，最终实现4096点的FFT；算法的数学表达式为：

$X[k_1{N}_2+k_2]=\underset{n_1=0}{\overset{N_1-1}{\mathrm{\Σ}}}\left\{\left(\underset{n_2=0}{\overset{N_2-1}{\mathrm{\Σ}}}x\right[n_2{N}_1+n_1\left]W_{N_2}^{n_2{k}_2}\right)W_N^{n_1{k}_2}\right\}{W}_{N_1}^{n_1{k}_1}$

实现结构图由三部分构成：第一部分实现4路并行的1024点数FFT；第二部分实现4路计算结果与旋转因子

复乘的功能；第三部分为标准的4点数的FFT；最终输出为4路并行的FFT结果；

从数字下变频模块输出的每一组复数数据首先在相关单元的第一部分做基-2²SDF的FFT；对于每路FFT的结果输出，在第二部分中，完成与各自的旋转因子

的相乘，这些旋转因子事先通过Matlab软件生成完毕，存储在FPGA内的RAM中；经过相乘得到的数据，在第三部分中完成标准的4点FFT；通过这三部分的处理，相关处理单元输出4路并行复数数据，即基带信号的FFT结果。

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