CN101605201A

CN101605201A - 图像传感器的列处理电路及图像传感器

Info

Publication number: CN101605201A
Application number: CNA2008101894612A
Authority: CN
Inventors: 罗文哲; 陈巨; 韩明
Original assignee: Brigates Microelectronic Co Ltd
Current assignee: Rockchip Electronics Co Ltd
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2009-12-16
Anticipated expiration: 2028-12-24
Also published as: CN101605201B

Abstract

本发明提供了一种图像传感器的列处理电路及图像传感器，该列处理电路的列处理单元包括：参考电压单元，包括从输入端向输出端依次串联的控制开关和运算放大器电路，以及一端连接于所述控制开关和电压跟随器之间的接地电容；光强电压单元，包括从输入端向输出端依次串联的控制开关和运算放大器电路，以及一端连接于所述控制开关和电压跟随器之间的接地电容；差分输出开关，一端连接在所述参考电压单元的控制开关和所述参考电压单元的运算放大器电路之间，另一端连接在所述光强电压单元的控制开关和所述光强电压单元的运算放大器电路之间；其中所述运算放大器电路连接为电压跟随器形式。本发明提高了列处理电路输出光强电压信号的精确度。

Description

图像传感器的列处理电路及图像传感器

技术领域

本发明涉及图像信息技术领域，特别涉及图像传感器的列处理电路及图像传感器。

背景技术

如图1所示，一种现有的图像传感器包括像素阵列10、与像素阵列10相连的列处理电路20、与列处理电路20相连的模数转换器30、与模数转换器30相连的数字处理电路40。

其中像素阵列10是由若干个像素(感光单元)15构成，像素15可以感知到一个点区域的光强。由于像素阵列10上具有排成行和列的多个像素15，而后续电路无法同时处理如此大的数据量，因此列处理电路20具有多个列处理单元25和多路开关(未标示)，各列处理单元25分别连接对应的每一列像素15，多路开关用于依次实现多个列处理单元25的输出。

图1所示的图像传感器的工作过程包括：像素阵列10采用逐行扫描的方式进行曝光，也就是逐行将光强转换成电压信号，并输出给列处理电路20；列处理电路20将每一列上的每一行像素15对应的光强电压信号进行串行输出。通常列处理电路20输出的光强电压信号为模拟信号，模数转换器30将列处理电路20输出的光强电压信号转换为数字信号，然后经过后续的数字处理电路40进行处理，获悉像素阵列上曝光的区域和各区域曝光的光强。

图2为现有的图像传感器中的同一列的两个像素15和其连接的列处理单元25的示意图。如图2所示，列处理单元25利用开关电路18接收像素15的输出光强信号，然后利用源跟随器21做隔离、缓冲级，将光强电压信号进行输出。其中，利用源跟随器21将一列像素15的每一行对应的光强电压信号串行输出利用了源跟随器21输出相应的参考电压，然后通过对参考电压和光强电压信号进行差分运算，可以得到每一列上的像素15对应的光强电压信号。

在测试中发现现有技术的列处理电路输出的光强电压信号相对于像素阵列上曝光的光强信号容易发生失真。

发明内容

本发明解决的技术问题在于提供一种图像传感器的列处理电路及图像传感器，提高列处理电路输出光强电压信号的精确度。

本发明提供一种图像传感器的列处理电路，包括列处理单元，所述列处理单元包括：

参考电压单元，包括从输入端向输出端依次串联的控制开关和运算放大器电路，以及一端连接于所述控制开关和电压跟随器之间的接地电容；

光强电压单元，包括从输入端向输出端依次串联的控制开关和运算放大器电路，以及一端连接于所述控制开关和电压跟随器之间的接地电容；

差分输出开关，一端连接在所述参考电压单元的控制开关和所述参考电压单元的运算放大器电路之间，另一端连接在所述光强电压单元的控制开关和所述光强电压单元的运算放大器电路之间；

其中所述运算放大器电路连接为电压跟随器形式。

可选的，所述列处理单元的参考电压单元的运算放大器电路的输出端和第一选通开关相连，所述列处理单元的光强电压单元的运算放大器电路的输出端和第二选通开关相连。

可选的，还包括第二级运算放大器电路，所述第二级运算放大器电路的输入端连接至少两个所述参考电压单元的运算放大器电路的输出，输出端连接所述第一选通开关，其中所述第二级运算放大器电路连接为电压跟随器形式。

可选的，还包括第三级运算放大器电路，所述第三级运算放大器电路的输入端连接至少两个第二级运算放大器电路的输出端，所述第三级运算放大器电路的输出端和所述第一选通开关相连，其中所述第三级运算放大器电路连接为电压跟随器形式。

可选的，还包括第二级运算放大器电路，所述第二级运算放大器电路的输入端连接至少两个所述光强电压单元的运算放大器电路的输出，输出端连接所述第二选通开关，其中所述第二级运算放大器电路连接为电压跟随器形式。

可选的，还包括第三级运算放大器电路，所述第三级运算放大器电路的输入端连接至少两个第二级运算放大器电路的输出端，所述第三级运算放大器电路的输出端和所述第二选通开关相连，其中所述第三运算放大器电路连接为电压跟随器形式。

可选的，所述运算放大器电路中，第一PMOS管的源极接高电平，第一PMOS管的栅极接偏置电压，第一PMOS管的漏极接第二PMOS管的源极和第三PMOS管的源极；第二PMOS管的栅极为输入端，第二PMOS管的漏极接第一NMOS管的漏极和栅极，第一NMOS管的源极接低电平；第三PMOS管的栅极为输出端，所述输出端和第三PMOS管的漏极连接第二NMOS管的漏极，第二NMOS管的源极接低电平，第二NMOS管的栅极接第一NMOS管的栅极。

可选的，所述运算放大器电路中，第一PMOS管的源极接高电平，第一PMOS管的栅极和漏极连接第一NMOS管的漏极；第一NMOS管的栅极为输入端，第一NMOS管的源极连接第二NMOS管的漏极；第二NMOS管的栅极接偏置电压，第二NMOS管的源极接低电平；第三NMOS管的源极接第一NMOS管的源极，第三NMOS管的栅极和漏极接输出，第二PMOS管的源极接高电平，第二PMOS管的栅极接第一PMOS管的栅极，第二PMOS管的源极接高电平。

可选的，所述运算放大器电路中，第一PMOS管的源极接高电平，第一PMOS管的栅极和漏极连接第一NMOS管的漏极；第一NMOS管的栅极为输出端，第一NMOS管的源极连接第二NMOS管的漏极；第二NMOS管的栅极接偏置电压，第二NMMOS管的漏极接低电平；第三NMOS管的源极接第一NMOS管的源极，第三NMOS管的栅极为输入端，第三NMOS管的漏极接第二PMOS管的漏极，第二PMOS管的源极接高电平，第二PMOS管的栅极接第一PMOS管的栅极，第二PMOS管的源极接高电平，第三PMOS管的栅极接第二PMOS管的漏极，第三PMOS管的漏极为输出端并且接第四NMOS管的漏极，第四NMOS管的栅极接偏置电压，第四NMOS管的源极接低电平。

可选的，所述运算放大器中，第一PMOS管的源极接高电平，第一PMOS管的栅极接偏置电压，第一PMOS管的漏极接第二PMOS管的源极和第三PMOS管的源极；第二PMOS管的栅极为输出端，第二PMOS管的漏极接第一NMOS管的漏极和栅极，第一NMOS管的源极接低电平；第三PMOS管的栅极为输入端，第三PMOS管的漏极连接第二NMOS管的漏极，第二NMOS管的源极接低电平，第二NMOS管的栅极接第一NMOS管的栅极，第二NMOS管的漏极接第三NMOS管的栅极，第三NMOS管的源极接低电平，第三NMOS管的漏极接第二PMOS管的栅极；第四PMOS管的源极接高电平，第四PMOS管的栅极接偏置电压，第四PMOS管的漏极接第三NMOS管的漏极。

相应的本发明提供了一种包括上述的列处理电路的图像传感器，还包括和所述列处理电路连接的像素阵列。

上述技术方案的优点是：

在现有的图像传感器中的列处理电路，利用源跟随器做隔离、缓冲级，其中利用了源跟随器输出像素采集到的光强对应的电压，利用了源跟随器输出参考电压，通过差分运算可以得到光强电压信号。但是由于像素阵列输出的光强对应的电压非常小，而由于源跟随器的输出电压的幅度小于输入电压的幅度，通常源跟随器对电压信号放大倍数小于1，例如小于0.7，这样大大损失了信号幅度，使得输出的信号受噪声干扰严重，容易发生失真。在当今的芯片系统中，各种功能模块共用电源，电源噪声频率较大，频率成分复杂，这种实现方式很容易受到电源噪声的干扰导致精度下降。而本发明的列处理电路利用连接为电压跟随器形式的运算放大电路做输出的隔离、缓冲级，这样不但很好的起到了隔离、缓冲以及驱动后续电路的作用，而且电压跟随器的输出电压放大倍数为1，这样对像素输出的电压没有损失或损失很小，使得还原的光强失真小。而且，信号电压的小信号放大倍数接近1，保证了信号噪声比。

附图说明

图1为一种现有技术的图像传感器的结构示意图；

图2为现有技术中的一种图像传感器的列处理电路结构示意图；

图3为本发明第一实施例的图像传感器中的单个像素及列处理单元的结构示意图；

图4为图3所示的列处理单元中的运算放大器电路的第一实施例的结构示意图；

图5为本发明第一实施例的图像传感器工作时序图；

图6为图3所示的列处理单元中的运算放大器电路的第二实施例的结构示意图；

图7为图3所示的列处理单元中的运算放大器电路的第三实施例的结构示意图；

图8为图3所示的列处理单元中的运算放大器电路的第四实施例的结构示意图；

图9为本发明第二实施例的图像传感器列处理电路结构示意图；

图10为本发明第三实施例的图像传感器列处理电路结构示意图。

具体实施方式

在一种现有的图像传感器中，利用如图2所示的列处理单元25将光强电压信号进行输出。但是在测试中发现列处理电路输出的光强电压信号相对像素阵列上曝光的光强信号容易发生失真。发明人研究后发现，由于像素阵列输出的光强对应的电压信号非常小，而由于源跟随器的输出电压的幅度小于输入电压的幅度，通常源跟随器对电压信号放大倍数小于1，例如小于0.7，这样使得列处理电路输出的光强电压信号受噪声干扰严重，容易发生失真。

因此发明人提供了一种列处理电路和一种具有该列处理电路的图像传感器。

下面结合附图对本发明的图像传感器及列处理电路的实施方式进行详细说明。

实施例一

图3所示为本发明第一实施例的图像传感器中的一个像素和列处理单元的结构示意图。

如图3所示，像素15包括：感光二极管100、第一NMOS管110、第二NMOS管120、第三NMOS管130、第四NMOS管140和偏置NMOS管150。

其中，感光二极管100的正极接低电平VSS，感光二极管100的负极接第一NMOS管110的源极；第一NMOS管110的栅极接传输信号输入端(TRANSFER)，第一NMOS管110的漏极接第二NMOS管120的源极；第二NMOS管120的漏极接高电平VDD，第二NMOS管120的栅极连接复位信号输入端(RESET)；第三NMOS管130的漏极接高电平VDD，第三NMOS管130的栅极连接第一NMOS管110的漏极，第三NMOS管130的源极接第四NMOS管140的漏极；第四NMOS管140的栅极连接行选择信号(X)输入端，第四NMOS管140的源极连接偏置NMOS管150的漏极；偏置NMOS管150的源极接低电平VSS，偏置NMOS管150的栅极接电流源的输入(vbias)。像素15从第四NMOS管140的源极输出光强信号，也就是说，像素15的输出端为第四NMOS管140的源极。

列处理单元25包括输入端均与像素15的输出端相连的参考电压单元200和光强电压单元300。参考电压单元200的输出端230b和第一选通开关410相连，光强电压单元300的输出端330b和第二选通开关420相连。

本领域的技术人员理解，图像传感器中，若干个像素15构成行列式的像素阵列10，像素阵列10中同一列的像素15的输出端通过列公用信号线连接同一个列处理单元25输入端。第一选通开关410连接到列处理电路中所有参考电压单元的的输出端，第二选通开关420连接到列处理电路中所有光强电压单元的输出端，通过第一选通开关410和第二选通开关420将每一列像素对应的参考电压信号和光强电压信号串行输出。

其中，参考电压单元200包括从输入端向输出端依次串联的控制开关(SHR)210、运算放大器电路230，以及一端连接于控制开关210和运算放大器电路230之间的接地电容220。具体地，控制开关(SHR)210的一个端子连接像素15的输出端，控制开关210的另一个端子连接接地电容220的一个端子和运算放大器电路230的一端，接地电容的另一个端子接低电平VSS。

光强电压单元300包括从输入端向输出端依次串联的控制开关(SHS)310、运算放大器电路330，以及一端连接于控制开关310和运算放大器电路330之间的接地电容320。

参考电压单元200和光强电压单元300之间连接有差分输出开关400。具体地，差分输出开关400的一端连接在参考电压单元200的控制开关(SHR)210和运算放大器电路230之间，另一端连接在光强电压单元300的控制开关(SHS)310和运算放大器电路330之间。

图4为图3所示的列处理单元中的运算放大器电路第一实施例的结构示意图。如图4所示，运算放大器电路230中，第一PMOS管2001的源极接高电平，第一PMOS管2001的栅极接偏置电压(vbias)，第一PMOS管2001的漏极接第二PMOS管2002的源极和第三PMOS管2003的源极；第二PMOS管2002的栅极为输入端(VIN)，第二PMOS管2002的漏极接第一NMOS管2011的漏极和栅极；第一NMOS管2011的漏极接低电平；第三PMOS管2003的栅极为输出端(VOUT)，输出端(VOUT)和第三PMOS管2003的漏极连接第二NMOS管2012的漏极；第二NMOS管2012的源极接低电平，第二NMOS管2012的栅极接第一NMOS管2011的栅极。

运算放大器电路330可以采用与运算放大器电路230基本相同的电路结构，此不赘述。

图5为包括上述第一实施例的运算放大器电路的图像传感器的工作时序图。下面一并参考图3、图4和图5，对图像传感器的工作原理进行说明。

首先，将差分输出开关400接通，从而使电容220和电容320上的电荷初始量相同(未图示)。SHR210和SHS310都断开。

偏置NMOS管150的栅极接电流源的输入，使得偏置NMOS管150导通。

接着，RESET和TRANSFER同时为高电平，因此像素10的第一NMOS管110和第二NMOS管120都导通，感光二极管100上充满电荷；接着将RESET和TRANSFER拉低，在曝光时间对像素阵列进行曝光，并将行选信号(Xi)变高，所连接的一列像素中第Xi行的像素10被选中，像素10的第四NMOS管140导通；在曝光结束后RESET信号再次拉高，TRANSFER为低电平，第三NMOS管130导通；第四NMOS管140的漏极输出参考信号，该像素10的工作原理为本领域技术人员所熟知，因此不再赘述，仅为说明列处理电路的工作情况做简单说明。

接着SHR210拉高，也就是SHR210闭合导通，将像素10输出的参考信号采样到参考电压单元20的电容220上，运算放大器电路330的第一PMOS管2001的栅极偏置电压(vbias)小于第一PMOS管2001的开启电压，第一PMOS管2001导通，第二PMOS管2002栅极输入电容220采样的参考信号，则从第三PMOS管2003的栅极和漏极输出参考电压信号。

其中，电容220可以在较长的时间内保存电压值，为逐次读出每一列上的光强电压信号创造了条件。而运算放大器电路330作为列处理单元的输出端增加的缓冲器(buffer)，将每一列的参考电压信号没有损失的串行化的读出，并且输出的参考电压信号可以驱动后续电路。

接着SHR210关闭，TRANSFER信号拉高，SHS310打开。像素10输出的光强信号采样到光强电压单元30的电容320上，电容320可以在较长的时间内保存电压值，为逐次读出每一列上的电压值(也就是光强信号)创造了条件。类似地，为了将每一列的光强电压信号没有损失的，串行化的读出，并且输出的光强电压信号可以驱动后续电路，需要加入缓冲器(buffer)，具体的缓冲器为运算放大器电路330。运算放大器电路330输出光强电压信号，其工作原理和上述运算放大器电路230的工作原理基本相同，此不赘述。

多个像素列对应的多个缓冲器的输出可以用多选一的数据选择器依次输出，例如通过第一选通开关410和第二选通开关420(见图3)将每一列像素对应的参考电压信号和光强电压信号依次串行输出。如图5所示，串行输出第一列像素对应的参考电压信号R0，第一列像素对应的光强电压信号S0；第二列像素对应的参考电压信号R1，第二列像素对应的光强电压信号S1；第三列像素对应的参考电压信号R2，第二列像素对应的光强电压信号S2等等。其中，通过控制不同像素的行选择信号Xi，可以选择输出的像素行。

因为参考电压信号和光强无关，因此每次输出的都相同，而光强电压信号随光强的变化而变化，从而通过差分运算可以得到实际的光强。然后再通过模数转换器和数字处理电路进行处理，得到整个像素阵列上的曝光情况。

需要说明的是，本领域的技术人员理解，运算放大器电路230和330并不限于图4所示的结构，还可以有其他的变化或替换方式。

例如，在其它实施例中，如图6所示，运算放大器电路230和330中，第一PMOS管510的源极接高电平，第一PMOS管510的栅极和漏极连接第一NMOS管520的漏极；第一NMOS管520的栅极为输入端(VIN)，第一NMOS管520的源极连接第二NMOS管530的漏极；第二NMOS管530的栅极接偏置电压(vbias)，第二NMMOS管530的源极接低电平(VSS)；第三NMOS管540的源极接第一NMOS管520源极，第三NMOS管的栅极和漏极接输出；第二PMOS管550的源极接高电平，第二PMOS管550的栅极接第一PMOS管510的栅极，第二PMOS管550的源极接高电平。

另外，在其它实施例中，如图7所示，运算放大器电路230和330中，第一PMOS管610的源极接高电平，第一PMOS管610的栅极和漏极连接第一NMOS管620的漏极；第一NMOS管620的栅极为输出端(VOUT)，第一NMOS管620的源极连接第二NMOS管630的漏极；第二NMOS管630的栅极接偏置电压1(vbias1)，第二NMMOS管630的源极接低电平(VSS)；第三NMOS管640的源极接第一NMOS管620的源极，第三NMOS管640的栅极为输入端(VIN)，第三NMOS管640的漏极接第二PMOS管650的漏极，第二PMOS管650的源极接高电平(VDD)，第二PMOS管650的栅极接第一PMOS管610的栅极，第二PMOS管650的源极接高电平(VDD)，第三PMOS管660的栅极接第二PMOS管650的漏极，第三PMOS管660的漏极为输出端(VOUT)并且接第四NMOS管670的漏极，第四NMOS管670的栅极接偏置电压2(Vbias2)，第四NMOS管670的源极接低电平(VSS)。

另外，在其它实施例中，如图8所示，运算放大器电路230和330的结构包括：第一PMOS管710的源极接高电平，第一PMOS管710的栅极接偏置电压(vbias1)，第一PMOS管710的漏极接第二PMOS管720的源极和第三PMOS管730的源极；第二PMOS管720的栅极接输出端(VOUT)，第二PMOS管720的漏极接第一NMOS管710的源极和栅极，第一NMOS管730的源极接低电平(VSS)；第三PMOS管740的栅极为输入端(VIN)，第三PMOS管740的漏极连接第二NMOS管750的漏极，第二NMOS管750的源极接低电平(VSS)，第二NMOS管750的栅极接第一NMOS管730的栅极，第二NMOS管750的漏极接第三NMOS管760的栅极，第三NMOS管760的源极接低电平(VSS)，第三NMOS管760的漏极接第二PMOS管720的栅极，也就是为输出端(VOUT)；第四PMOS管770的源极接高电平(VDD)，第四PMOS管770的栅极接偏置电压(vbias2)，第四PMOS管770的漏极接第三NMOS管760的漏极。

在现有的图像传感器中的列处理电路，利用源跟随器做隔离、缓冲级，其中利用了一个源跟随器输出像素采集到的光强对应的电压，利用源跟随器输出参考电压，通过差分运算可以得到光强电压信号。但是由于像素阵列输出的光强对应的电压非常小，而由于源跟随器的输出电压的幅度小于输入电压的幅度，通常源跟随器对电压信号放大倍数小于1，例如小于0.7，这样大大损失了信号幅度，使得输出的信号受噪声干扰严重，容易发生失真。而本发明的列处理电路利用运算放大电路形式的电压跟随器做输出的隔离、缓冲级，这样不但很好的起到了隔离、缓冲以及驱动后续电路的作用，而且电压跟随器的输出电压放大倍数为1，这样对像素输出的电压没有损失或损失很小，使得还原的光强失真小。而且，信号电压的小信号放大倍数接近1，保证了信号噪声比。

现有技术利用源跟随器做隔离、缓冲级，但是因为源跟随器的精确度取决NMOS管的开启电压的匹配程度，例如图2所示的源跟随器，其精确程度取决于NMOS管M1的开启电压，以及NMOS管M2所在的电流源电流匹配程度，这在工艺上很难实现完美的控制。而本发明的列处理电路精度不取决于器件的开启电压，因此精确度高。

本发明中列处理电路输出与输入的偏差取决于运算放大电路形式的电压跟随器的输出与输入的偏差，因为运算放大电路的输出与输入的偏差与开环放大倍数成反比，而运算放大电路形式的电压跟随器的开环放大倍数至少能达到二百五十以上，因此偏差相对很小，而且该偏差受不同的制造工艺影响很小。因此本发明的列处理电路的输入电压与输出电压基本相等，这样便于测试感光像素的性能、特征。

现有技术利用源跟随器做隔离、缓冲级，从制造工艺考虑，为了提高放大倍数通常将NMOS管M1的衬底与源极短接，但是这样需要多画一个P阱。而本发明中，不需要将NMOS管的衬底不与源极短接在一起，保证了面积。

第二实施例

图9所示为本发明的列处理电路的第二实施例的示意图。在本实施例中与第一实施例相同的部分不再赘述，不同的是，本实施例中，还包括第二级运算放大器电路430，第二级运算放大器电路430的输入端连接至少两个参考电压单元200的运算放大器电路230的输出，例如可以连接2个运算放大器电路230、连接3个运算放大器电路230、连接6个运算放大器电路230等等。如图9所示的，第二级运算放大器电路430的输入端连接两个参考电压单元200的运算放大器电路230的输出。第二级运算放大器电路430的输出端连接第一选通开关410，其中第二级运算放大器电路430连接为电压跟随器形式，例如可以和与其相连的运算放大器电路230的结构相同。类似地，光强电压单元300也可以连接有第二级运算放大器电路530，第二级运算放大器电路530的输入端连接光强电压单元的运算放大器电路330的输出，第二级运算放大器电路530的输出端连接第二选通开关420，其中第二级运算放大器电路530连接为电压跟随器形式。

第二实施例中，采用第二级运算放大器电路430和530，可以减少列处理电路输出端的负载电容，因为负载变小降低了第二级放大器的设计难度，减小了芯片面积，使得其设计难度和功耗位于合理的范围内，同时也提高了输出端的输出速率。

这是因为，列处理电路包括多个列处理单元25，每个列处理单元25的参考电压单元200具有一个连接为电压跟随器形式的运算放大器电路230，光强电压单元300具有一个连接为电压跟随器形式的运算放大器电路330，采用第一实施例的实现方式，多个电压跟随器230的输出端230b需要并接到一个输出端上，多个电压跟随器330的输出端330b也需要并接到一个输出端上。如此，在列处理电路包括的列处理单元的数目过多时，则输出端的负载电容会过大，使得输出端输出的速率降低。而如图9所示的第二实施例可以克服此种缺陷。

第三实施例

图10所示为本发明的列处理电路的第三实施例的示意图。在本实施例中与第一实施例相同的部分不再赘述，不同的是，在本实施例中，列处理单元25还包括第三级运算放大器电路440，至少2个参考电压单元200的第二级运算放大器电路430的输出端和第三级运算放大器电路440的输入端相连，第三级运算放大器电路440的输出端和第一选通开关410相连，其中第三级运算放大器电路440为连接为电压跟随器形式的运算放大器电路。例如可以和与其相连的第二级运算放大器电路430的结构相同。类似地，光强电压单元300也可以连接有第三级运算放大器电路540，至少2个光强电压单元300的第二级运算放大器电路530的输出端和第三级运算放大器电路540的输入端相连，第三级运算放大器电路540的输出端和第二选通开关420相连，其中所述第三运算放大器电路540连接为电压跟随器形式。

另外，在其它实施例中，可根据实际情况和需求，例如，根据具体的负载电容情况，还可以设置第四级运算放大器电路、第五级运算放大器电路等等。

在上述实施例中高电平VDD为电源电压，例如3.3V，低电平VSS为地电压0V。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1、一种图像传感器的列处理电路，包括列处理单元，其特征在于，

所述列处理单元包括：

其中所述运算放大器电路连接为电压跟随器形式。

2、根据权利要求1所述的列处理电路，其特征在于，所述列处理单元的参考电压单元的运算放大器电路的输出端和第一选通开关相连，所述列处理单元的光强电压单元的运算放大器电路的输出端和第二选通开关相连。

3、根据权利要求2所述的列处理电路，其特征在于，还包括第二级运算放大器电路，所述第二级运算放大器电路的输入端连接至少两个所述参考电压单元的运算放大器电路的输出，输出端连接所述第一选通开关，其中所述第二级运算放大器电路连接为电压跟随器形式。

4、根据权利要求3所述的列处理电路，其特征在于，还包括第三级运算放大器电路，所述第三级运算放大器电路的输入端连接至少两个第二级运算放大器电路的输出端，所述第三级运算放大器电路的输出端和所述第一选通开关相连，其中所述第三级运算放大器电路连接为电压跟随器形式。

5、根据权利要求2所述的列处理电路，其特征在于，还包括第二级运算放大器电路，所述第二级运算放大器电路的输入端连接至少两个所述光强电压单元的运算放大器电路的输出，输出端连接所述第二选通开关，其中所述第二级运算放大器电路连接为电压跟随器形式。

6、根据权利要求3所述的列处理电路，其特征在于，还包括第三级运算放大器电路，所述第三级运算放大器电路的输入端连接至少两个第二级运算放大器电路的输出端，所述第三级运算放大器电路的输出端和所述第二选通开关相连，其中所述第三运算放大器电路连接为电压跟随器形式。

7、根据权利要求1所述的列处理电路，其特征在于，所述运算放大器电路中，第一PMOS管的源极接高电平，第一PMOS管的栅极接偏置电压，第一PMOS管的漏极接第二PMOS管的源极和第三PMOS管的源极；第二PMOS管的栅极为输入端，第二PMOS管的漏极接第一NMOS管的漏极和栅极，第一NMOS管的源极接低电平；第三PMOS管的栅极为输出端，所述输出端和第三PMOS管的漏极连接第二NMOS管的漏极，第二NMOS管的源极接低电平，第二NMOS管的栅极接第一NMOS管的栅极。

8、根据权利要求1所述的列处理电路，其特征在于，所述运算放大器电路中，第一PMOS管的源极接高电平，第一PMOS管的栅极和漏极连接第一NMOS管的漏极；第一NMOS管的栅极为输入端，第一NMOS管的源极连接第二NMOS管的漏极；第二NMOS管的栅极接偏置电压，第二NMOS管的源极接低电平；第三NMOS管的源极接第一NMOS管的源极，第三NMOS管的栅极和漏极接输出，第二PMOS管的源极接高电平，第二PMOS管的栅极接第一PMOS管的栅极，第二PMOS管的源极接高电平。

9、根据权利要求1所述的列处理电路，其特征在于，所述运算放大器电路中，第一PMOS管的源极接高电平，第一PMOS管的栅极和漏极连接第一NMOS管的漏极；第一NMOS管的栅极为输出端，第一NMOS管的源极连接第二NMOS管的漏极；第二NMOS管的栅极接偏置电压，第二NMMOS管的漏极接低电平；第三NMOS管的源极接第一NMOS管的源极，第三NMOS管的栅极为输入端，第三NMOS管的漏极接第二PMOS管的漏极，第二PMOS管的源极接高电平，第二PMOS管的栅极接第一PMOS管的栅极，第二PMOS管的源极接高电平，第三PMOS管的栅极接第二PMOS管的漏极，第三PMOS管的漏极为输出端并且接第四NMOS管的漏极，第四NMOS管的栅极接偏置电压，第四NMOS管的源极接低电平。

10、根据权利要求1所述的列处理电路，其特征在于，所述运算放大器中，第一PMOS管的源极接高电平，第一PMOS管的栅极接偏置电压，第一PMOS管的漏极接第二PMOS管的源极和第三PMOS管的源极；第二PMOS管的栅极为输出端，第二PMOS管的漏极接第一NMOS管的漏极和栅极，第一NMOS管的源极接低电平；第三PMOS管的栅极为输入端，第三PMOS管的漏极连接第二NMOS管的漏极，第二NMOS管的源极接低电平，第二NMOS管的栅极接第一NMOS管的栅极，第二NMOS管的漏极接第三NMOS管的栅极，第三NMOS管的源极接低电平，第三NMOS管的漏极接第二PMOS管的栅极；第四PMOS管的源极接高电平，第四PMOS管的栅极接偏置电压，第四PMOS管的漏极接第三NMOS管的漏极。

11、一种包括权利要求1至10任一项所述的列处理电路的图像传感器，还包括和所述列处理电路连接的像素阵列。