CN101599930B - 高速并行均衡器及均衡方法 - Google Patents

Abstract

一种高速并行均衡器及均衡方法，本发明涉及数字接收机领域，将前端接收机送来的载波恢复后的数据变成并行2n路，对数据进行频域变换，在频域中对数据进行均衡滤波，滤波后的数据转换成时域输出，根据循环卷积原理选取输出数据的后n路，接着进行误差信息的提取，然后对误差信息进行频域变换，在频域中完成权系数更新，这样就完成了一次数据均衡和权系数更新过程。该方法非常适合于处理高速率的数字通信，并且克服了硬件资源的限制。

Description

高速并行均衡器及均衡方法

技术领域

本发明涉及数字通信领域，特别涉及数字接收机领域，具体是指一种用于高速数字接收机的并行均衡器及其均衡方法。

背景技术

信号在从发送端到接收端传送的过程中，会受到非线性、雨衰、多径等各种影响，使传送的信号发生畸变，导致波形失真，从而引起码间干扰。这一问题的解决办法就是采用均衡技术，从而补偿信道参数变化所引起的信号畸变，抵消信道信号传输衰减，同时可以有效对抗码间干扰，减少误码，提高传输速率。通过使用均衡技术来调整接收信号各频率分量的幅度和相位就能使信道具有良好的传输特性。均衡主要有两个基本途径，频域均衡和时域均衡。频域均衡是使整个系统频率传递函数满足无失真传输的条件H(w)＝Y(w)/X(w)＝Ke^-jwθ；而时域均衡是直接从时间响应考虑，使包括均衡模块在内的整个系统的冲激响应满足无ISI的条件。均衡器从结构上可以分为两大类：线性均衡器和非线性均衡器。这两类均衡器的差别主要在于判决器的输出是否经过反馈被用于均衡器权值系数的更新，若判决器的输出未被应用于均衡器的反馈逻辑中，那么均衡器是线性的，反之均衡器是非线性的。

在数字调制解调领域，高码速率、多进制调制解调技术是未来数据传输发展的必然方向，所以克服高码率、多进制带来的严重码间干扰就更有必要在接收端进行数据的均衡，从而来恢复符号的星座点。但是对于高码速率来说解调器对数据的处理受制于FPGA的硬件速度，所以必须进行并行处理。那么在均衡器的输入端送来的数据就是并行的，运用以往传统的串行均衡算法对每一路进行均衡，效果不好，因为均衡所使用的数据点不连续的缘故。所以必须使用并行的均衡算法，由于并行算法比串行算法复杂，很少见到实用的高速并行均衡算法的实现方案。

已有的高速率并行均衡算法，如“高速率数据均衡器并行结构新算法”从时域上进行并行数据的均衡，如果要进行高阶数的均衡，所需要的乘法器会迅速增加，不利于硬件的实现；由清华大学申请的专利《高速数字接收机并行自适应盲均衡算法》，申请号为200710064140.5，该方法也是在时域上进行均衡，首先进行1:L路的串并变换，再进行单位延迟处理将L路数据变换为2L-1路数据，接着进行L路并行FIR滤波，最后将数据通过L:1并串变换输出，均衡器输出的数据序列为串行的。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种高速并行均衡器及其均衡方法，本发明对前端送来的载波恢复后的并行数据进行频域均衡，克服了高码率带来的硬件速度限制，节省了硬件资源，抑制了码间干扰，提高了性能。

为了实现上述目的，本发明的高速并行均衡器的方案如下：高速并行均衡器，包括串并转换器、频域并行滤波器、误差提取模块、数据延迟模块、并行权系数更新模块；

串并转换器，将当前数据块k中的n路数据进行延迟，延迟后与输入的下一个数据块中的n路数据进行合并形成2n路新的数据块，并将该新的数据块输入给频域并行滤波器；

频域并行滤波器，对接收的数据块中的2n路数据进行FFT变换，并将变换后的数据输入给数据延迟模块；同时根据接收的并行权系数更新模块输入的权系数对变换后的数据进行子卷积滤波；并将滤波后的结果输入给误差提取模块；滤波后的结果即为当前数据块均衡后的数据；

数据延迟模块，从接收的数据中取接收数据的共轭数据，对该共轭数据进行多拍数延迟，使得延迟后的数据与并行权系数更新模块对接收的误差信息进行FFT变换后的数据对齐；并将延迟后的数据输入给并行权系数更新模块；

误差提取模块，对输入的n路数据进行误差提取得到n路误差信息，并将该误差信息输入给并行权系数更新模块；

并行权系数更新模块，将接收的n路误差信息转换成2n路信息后进行FFT变换，并将变换后的数据进行延迟；同时对数据延迟模块输入的2n路延迟后的数据再次进行延迟，对上述延迟后的两组数据进行处理得到权系数更新值，利用该权系数更新值更新权系数，并将更新后的权系数输入给频域并行滤波器。

本发明的高速并行均衡方法方案如下：高速并行均衡方法，步骤如下：

第一步，将当前数据块k中的n路并行载波恢复数据进行延迟，延迟后与输入的第k+1数据块中的n路数据进行合并形成2n路新的数据块x_k；

第二步，将数据块x_k进行FFT变化，完成时域到频域的变换，得到变换后的数据为A_k；

第三步，利用子卷积算法对A_k进行滤波，具体为：

(a)将A_k延迟1拍得到B_k，延迟2拍得到C_k，以此类推延迟len-1拍得到Len_k；其中，len＝M/n，M为所述高速并行均衡器权系数的阶数；

(b)根据权系数W_k1，W_k2...W_klen，与步骤(a)的延迟结果相乘求和C_k＝A_k.*W_k1+B_k.*W_k2+...+Len_k.*W_klen；

(c)对所述的C_k进行2n点的IFFT变换得到D_k，舍去D_k的前n个点，得到均衡器均衡后的数据点Y_k＝{y_k1，y_k2...y_kn}，完成当前数据块k的数据均衡；

第四步，对y_k进行误差提取，得到误差信息E_k；

第五步，在第四步中的E_k信号前补入n个零后，进行2n点的FFT变换，变换后的信号为进行变换为G_k；

第六步，对第二步中的A_k取共轭A_k ^*，并将A_k ^*进行数据延迟得到T_k，使得T_k和上步中的G_k对齐；

第七步，对所述的T_k延迟len拍得到H_k，T_k延迟len+1拍得到I_k，依次类推T_k延迟2len-1拍得到K_k；

第八步，对第六步中的数据G_k分别延迟0，1，2...(len-1)拍得到G_k1，G_k2...G_klen，并将延迟后的结果进行降len矢量抽取得到数据M_k1，M_k2...M_klen；

第九步，根据第七步和第八步得到的数据计算M_k，M_k＝H_k.*M_k1+I_k.*M_k2+...+K_k.*M_klen，并对M_k求取2n点IFFT得到N_k，并将N_k的后n个数据设置为0后得到新的N_k；其中，.*表示两个矢量的对应位相乘；

第十步，对上步处理结果N_k进行2n点FFT运算得到数据P_k，计算P_k与权系数更新步长μI的乘积P_k′＝μI.*P_k，其中μ是一个小于1的正实数；I为长度为2n的全1矩阵，.*为对应位相乘；

第十一步，对第十步中的数据P_k′分别延迟0，1，2...(len-1)拍得到P′_k1，P′_k2...P′_klen，对延迟结果进行降len矢量抽取得到权系数的更新值U_k1，U_k2...U_klen；

第十二步，根据所述的U_k1，U_k2...U_klen来更新权系数W_k1，W_k2...W_klen，W_(k+1)1＝U_k1+W_k1，W_(k+1)len＝U_klen+W_klen，并将更新后的权系数代替上述步骤(b)中的权系数，作为第k+1数据块均衡过程中的权系数。

本发明与现有技术相比的优点在于：

(1)本发明在频域上进行并行滤波，误差提取也有着硬件实现上的优势，提出了初始权系数设置的问题，同时给出了数据如何延迟才能达到更好的均衡效果。另外该算法的并行结构非常适合于处理高比特速率的数字通信，并且可以节省硬件资源，克服了硬件实现的限制。同时本发明接收的是来自接收机的并行数据，均衡后的数据也是并行输出，也可通过并串转换单路输出，对于高阶数均衡的硬件乘法器资源本发明有着明显的优势。

(2)本发明中的误差提取方法不需要判断数据点属于哪一个区域，克服了其它误差计算方法中使用多个分支判断语句带来的路径延迟，提高了硬件实现速度。

(3)本发明中提到了频域并行滤波器中初始权系数的设置，W_k1，W_k2...W_klen不能全为零，W_ki值设置为：W_ki＝{v，v...v}(v为任意值)，只有这样才有更好的收敛效果。

(4)本发明中提到了并行权系数更新中数据延迟的问题，将A_k ^*进行数据延迟得到T_k，使得T_k和G_k对齐，并且对T_k分别延迟len，len+1...2len-1拍，对G_k分别延迟0，1，2...(len-1)拍。本发明延迟拍数的选取是非常重要的，只有在严格符合该延迟拍数的条件下才能达到好的收敛效果。

附图说明

图1是本发明高速数字接收机中加入并行均衡器的框图；

图2是本发明高速并行均衡器的实现框图；

图3是本发明串并转换器方框图；

图4是本发明频域并行滤波器方框图；

图5是本发明误差提取模块方框图；

图6是本发明并行权系数更新模块方框图；

图7是本发明数据延迟模块方框图；

图8是本发明方法流程图；

图9a是均衡前的星座图，图9b是采用本发明均衡后的星座图。

具体实施方式

以下结合附图和具体实现示例来说明高速并行均衡器的实现：

图1是均衡器的具体应用方式，本发明的均衡器一般放置于全数字并行解调器之后，该图中示意了从解调器中送出并行4路数据，高速并行均衡器的时钟为抽样速率的1/16倍，输出也为并行4路数据。高速并行均衡器以1/n(1/4)的符号速率处理解调后的复数信号。输入并行均衡器的数据是一个符号一个采样点。下面以4路为例来说明具体实施方法，对于其他路数可以仿照实施。

图2是本发明均衡器的组成示意图，高速并行均衡器结构包括5个主要部分：串并转换器、频域并行滤波器、误差提取模块、数据延迟模块、并行权系数更新模块。

串并转换器将I并行4路、Q并行4路转换为I并行8路、Q并行8路；频域并行滤波器对数据进行子卷积方式滤波；误差提取模块计算均衡后的误差信息；并行权系数更新模块在频域中对权系数进行更新；数据延迟使用FIFO或者寄存器等实现数据的多拍数延迟。

下面详细介绍各个组成部分的实现。

一、串并转换器

串并转换器，将当前数据块k中的n路数据进行延迟，延迟后与输入的下一个数据块中的n路数据进行合并形成2n路新的数据块，并将该新的数据块输入给频域并行滤波器和数据延迟模块；k与n为自然数。

如图3所示，串并转换器将输入数据从并行4路转换成并行8路。设从均衡器前端送来的并行载波恢复数据点为{x_4k+1，x_4k+2，x_4k+3，x_4k+4}(k代表第k个数据块)，将这第k个数据块用延迟单元进行延迟，和后面送入的{x_4(k+1)+1，x_4(k+1)+2，x_4(k+1)+3，x_4(k+1)+4}合并，形成长度为8的新的数据块x_k＝{x_4k+1，x_4k+2，x_4k+3，x_4k+4，x_4(k+1)+1，x_4(k+1)+2，x_4(k+1)+3，x_4(k+1)+4}；上述延迟单元可以采用寄存器来实现。

二、频域并行滤波器

频域并行滤波器，对接收的数据块中的2n路数据进行FFT变换，并将变换后的数据输入给数据延迟模块；同时根据接收的并行权系数更新模块输入的权系数对变换后的数据进行子卷积滤波；并将滤波后的结果输入给误差提取模块；滤波后的结果即为当前数据块均衡后的数据；

如图4所示，频域并行滤波器的具体实现如下：

(1)首先对接收的数据块中的并行8路数据进行FFT变换，并将变换后的数据A_k＝{a_k1 a_k2…a_k8}输入给数据延迟模块；FFT变换的具体实现使用基2的8点FFT，该算法为本领域的公知算法，这里不再进行详细介绍。

(2)将A_k延迟1拍得到B_k，延迟2拍得到C_k，以此类推延迟len-1拍得到Len_k；其中，len＝M/n，M为所述高速并行均衡器权系数的阶数，其数值可以根据硬件资源和均衡性能来确定，一般取n的整数倍。

每延迟一拍采用一个延迟单元实现，延迟单元被用作子卷积中的延迟，滤波器的阶数为16阶。本实施例中延迟单元采用的是寄存器实现。

(3)根据接收的并行权系数更新模块输入的权系数W_k1，W_k2...W_klen，与步骤(2)的结果相乘求和C_k＝A_k.*W_k1+B_k.*W_k2+...+Len_k.*W_klen；

从4个不同的延迟单元送来的4路数据矢量(每路数据矢量为8路并行数据点)，分别与4路权系数矢量(每路权系数矢量为8路并行频域权系数数据点，由并行权系数更新模块输入，在下个clk上升沿所有乘法器中的权系数将被更新)相乘，可以得到4路相乘后的矢量，对这4路相乘得到的矢量相加求和，最终得到8路并行数据点。乘法单元可以使用FPGA的复数乘法器IP核，使用FPGA自带的乘法器IP核可以节省逻辑资源，同时也能够进行更好的优化，有利于硬件速率的提高。

权系数初始值的设置非常重要，如果设置的初始值不恰当，将会使收敛性能急剧下降，甚至导致无法收敛。当前数据块k＝1时，权系数的初始值设置W_k1，W_k2...W_klen不能全为零，当W_ki不为0时，W_ki＝{v，v...v}，i取1…len中的一个或任意几个，v为任意值。

另外在硬件实现中，滤波器中使用的权系数并不是用前一个数据块计算出来的更新值，而是n个clk周期之前数据块计算出的值。在软件仿真中加入延迟，仿真结果表明只要选择足够小的步长，可以在滤波器抽头权系数的更新中引入时延，在平稳条件下，算法收敛速率的下降和稳态失调是可以接受的，所以硬件中的延迟也是可以接受的。

(4)对步骤(3)中的C_k进行2n点的IFFT变换得到D_k，舍去D_k的前n个点，得到均衡器均衡后的数据点Y_k，并将Y_k输入给误差提取模块。

IFFT变换的输入为进行滤波后的8路数据，输出也为8路数据，根据循环卷积的原理本发明舍去前4个点。

三、误差提取模块

误差提取模块，对输入的n路数据进行误差提取得到n路误差信息，并将该误差信息输入给并行权系数更新模块；

图5是误差提取方框图，将Y_k送入误差提取模块，按照下述方法进行误差提取：

e_r(i)＝y_r(i)×{R-|y_r(i)+j×y_q(i)|²}

e_q(i)＝y_q(i)×{R-|y_r(i)+j×y_q(i)|²}

R＝E(|a(m)|⁴)/E(|a(m)|²)

根据上述三个公式计算，得到输出的误差信息为E_k＝{e_k1，e_k2...e_k4}。使用该误差提取模块计算在硬件实现上比较简单，提高了系统的速率，有利于硬件的实现。其中，y_r(n)和y_q(n)是均衡之后输出的数据(其中Y_k＝{y_k1，y_k2...y_kn}，y_ki＝y_r(i)+j×y_q(i)，e_ki＝e_r(i)+j×e_q(i)，y_ki和e_ki都为复数)，a(m)是发送端的第m个数据点，例如对于QPSK，发送的a(m)就是星座图中4个星座点(1+j，1-j，-1+j，-1-j)之一，按照上式计算R的取值为2，同理对于16QAM，R的取值为13.2。上式中|y_r(i)+j×y_q(i)|为求模运算。

四、并行权系数更新模块

并行权系数更新模块，将接收的n路误差信息转换成2n路信息后进行FFT变换，并将变换后的数据进行延迟；同时对数据延迟模块输入的2n路延迟后的数据再次进行延迟和降矢量抽取，对上述的两组数据进行对应位相乘累加；累加得到的值进行IFFT变换，变换后的数据经过处理进行FFT变换，将变换后的数据与更新步长相乘，接着进行延迟和降矢量抽取得到权系数更新值，利用该权系数更新值更新权系数，并将更新后的权系数输入给频域并行滤波器。

如图6所示，并行权系数更新模块实现过程如下：

(1)在接收的误差信号E_k前补入4个零，变成E_k＝{0，0，...0，e_k1，e_k2...e_k4}，并对补入后的信号进行8点的FFT变换，变换后的信号为G_k，G_k＝{g_k1，g_k2...g_k8}；

(2)对接收到的数据延迟模块发送的8路信号T_k延迟len拍得到H_k，T_k延迟5拍得到I_k，依次类推T_k延迟7拍得到K_k；

len＝M/n，M为所述高速并行均衡器权系数的阶数。(本例中所有的M＝16，len＝4)。

(3)对步骤(1)中的数据G_k分别延迟0，1，2...3拍得到G_k1，G_k2...G_k4，对延迟后的数据进行降4矢量抽取得到数据M_k1，M_k2...M_k4；

硬件中降4矢量抽取使用clk的4分频钟clk4，用DCM来产生。在clk4的时钟上升沿对不同级延迟抽头上的数据进行抽取，抽取后的数据送入乘加单元，作为复数乘法器的输入之一。该模块中的乘法器也可以调用FPGA的复数乘法器IP核。

(4)根据步骤(2)和(3)得到的数据计算M_k＝H_k.*M_k1+I_k.*M_k2+...+K_k.*M_k4(.*表示两个矢量的对应位相乘)，并且对计算结果M_k求取8点IFFT得到n_k，N_k＝{n_k1，n_k2...n_k8}，对N_k进行变换得到N_k＝{n_k1，n_k2...n_k4，0，0...0}。

(5)对步骤(4)中的结果N_k进行8点FFT运算得到数据P_k，计算P_k与权系数更新步长μI的乘积p_k′＝μI.*P_k，其中，μ是一个正实数，一般取小于1的正实数，通常采用1/2^x形式；I为长度为2n的全1矩阵，.*为对应位相乘。

(6)对步骤(5)中的数据P_k′分别延迟0，1，2...3拍得到P′_k1，P′_k2...P′_k4，对它们进行降4矢量抽取得到权系数更新值U_k1，U_k2...U_k4。

(7)根据步骤(6)中的U_k1，U_k2...U_k4来更新权系数W_k1，W_k2...W_k4，W_(k+1)1＝U_k1+W_k1，W_(k+1)4＝U_k4+W_k4，将更新后的权系数输入给频域并行滤波器。

五、数据延迟模块

数据延迟模块，从接收的数据中取接收数据的共轭数据，对该共轭数据进行多拍数延迟，使得延迟后的数据与并行权系数更新模块对接收的误差信息进行FFT变化后的数据对齐；并将延迟后的数据输入给并行权系数更新模块；

如图7所示，对频域并行滤波器模块中计算的FFT输出取共轭并进行一系列的延迟。A_k ^*与并行权系数更新模块中FFT的输出G_k必须在同一个时刻被计算出的，只有这样才能保证均衡器的收敛。在硬件实现中，G_k的计算比A_k ^*要复杂，相应地G_k比A_k ^*的输出要延迟很多，包括移位延迟、复数乘法和累加延迟、IFFT、FFT、误差提取延迟等。所以需要使用数据延迟对A_k ^*进行多拍数的延迟。所以数据延迟模块可以使用FIFO来实现。

如图8所示，本发明高速并行均衡方法的实现过程具体如下：

(1)设从均衡器前端送来的并行载波恢复数据点为{x_kn+1，x_kn+2...x_kn+n}(k代表第k个数据块)，将这第k个数据块用延迟单元进行延迟，和后面送入的{x_n(k+1)+1，x_n(k+1)+2...x_n(k+1)+n}合并，形成长度为2n的新的数据块x_k＝{x_nk+1，x_nk+2...x_nk+n，x_n(k+1)+1，x_n(k+1)+2...x_n(k+1)+n}；其中n为数据块中的并行数据点个数。

(2)将步骤(1)中的数据块x_k送入FFT中，进行时域到频域的变换，得到变换后的数据为A_k＝{a_nk+1，a_nk+2...a_nk+n，a_n(k+1)+1，a_n(k+1)+2...a_n(k+1)+n}；

(3)利用子卷积算法对步骤(2)中的A_k进行滤波。均衡器的权系数可以选择较大的阶数M(一般为2的幂次方)，而步骤(2)中只需要应用2n点FFT，令len＝M/n，M≥2n。

(3.1)将A_k延迟1拍得到B_k，延迟2拍得到C_k，以此类推延迟len-1拍得到Lenk；

(3.2)权系数为W_k1，W_k2...W_klen，W_k1＝{w_k1(1)，w_k1(2)，w_k1(3)...w_k1(2n)}，W_k2＝{w_k2(1)，w_k2(2)，w_k2(3)...w_k2(2n)}，W_klen＝{w_klen(1)，w_klen(2)，w_klen(3)...w_klen(2n)}；当前数据块k＝1时，权系数的初始值设置W_k1，W_k2...W_klen不能全为零，当W_ki不为0时，W_ki＝{v，v...v}，i取1…len中的一个或任意几个，v为任意值；

(3.3)相乘求和C_k＝A_k.*W_k1+B_k.*W_k2+...+Len_k.*W_klen(.*表示两个矢量的对应位相乘)；

(4)对步骤(3)中的C_k进行2n点的IFFT变换得到D_k，D_k＝{d_k(1)，d_k(2)，d_k(3)...d_k(2n)}，由于循环卷积，舍去D_k的前n个点，得到Y_k＝{d_k(n+1)，d_k(n+2)...d_k(2n)}＝{y_k1，y_k2...y_kn}，该Y_k即为均衡器均衡后的数据点；

(5)将Y_k送入误差提取模块，按照e_r(i)＝y_r(i)×{R-|y_r(i)+j×y_q(i)|²}，e_q(i)＝y_q(i)×{R-|y_r(i)+j×y_q(i)|²}计算，其中R＝E(|a(m)|⁴)/E(|a(m)|²)，a(m)是发送端的第n个数据点，E(.)为数学期望，得到输出的误差信息为E_k＝{e_k1，e_k2...e_kn}；

(6)对E_k信号进行变换为E_k＝{0，0，...0，e_k1，e_k2...e_kn}，共补入n个零，将E_k信号进行2n点的FFT变换，变换后的信号为G_k＝{g_k1，g_k2...g_k2n}；

(7)对步骤(2)中得到的数据A_k取共轭A_k ^*

(7.1)将A_k ^*进行数据延迟得到T_k，使得T_k和步骤(6)中的G_k对齐；

(7.2)在此基础上对T_k延迟len拍得到H_k，T_k延迟len+1拍得到I_k，依次类推T_k延迟2len-1拍得到K_k；

(8)对步骤(6)中的数据G_k分别延迟0，1，2...(len-1)拍得到G_k1，G_k2...G_klen，对它们进行降len矢量抽取得到数据M_k1，M_k2...M_klen；

(9)根据步骤(7)和(8)得到的数据计算M_k＝H_k.*M_k1+I_k.*M_k2+...+K_k.*M_klen(.*表示两个矢量的对应位相乘)，并且对M_k求取2n点IFFT得到N_k＝{n_k1，n_k2...n_k2n}，对N_k进行变换N_k＝{n_k1，n_k2...n_kn，0，0...0}，补零的个数为n个；

(10)对N_k进行2n点FFT运算得到数据P_k，计算P_k与权系数更新步长μI的乘积P_k′＝μI.*P_k，其中μ是一个正实数，(.*表示两个矢量的对应位相乘)；

(11)对步骤(10)中的数据P_k′分别延迟0，1，2...(len-1)拍得到P′_k1，P′_k2...P′_klen，对它们进行降len矢量抽取得到数据U_k1，U_k2...U_klen；

(12)根据步骤(11)中计算出的更新值U_k1，U_k2...U_klen来更新权系数W_k1，W_k2...W_klen，W_(k+1)1＝U_k1+W_k1，W_(k+1)len＝U_klen+W_klen，更新后的权系数被送入频域并行滤波器模块，根据步骤(1)～(12)做第k+1次均衡处理。

图9是使用8点FFT，选用滤波器阶数为16阶的均衡前后8PSK星座图。硬件实现使用FPGA(XC4VSX55)，需DSP48为220个，占用率为42％，Slice资源占用率为50％。在时序约束设置为10ns的条件下，实际可以运行到不到8ns，那么一路数据速率为125Mbps，4路并行为500Mbps，QPSK调制方式下，IQ两路可以达到1Gbps。图9a是均衡前的星座图，图9b是均衡后的星座图，可以看出该硬件实现方案具有较好的性能，并且处理速率高，同时也节省了硬件资源。

本发明未详细说明部分属本领域技术人员公知常识。

Claims (7)

1.高速并行均衡器，其特征在于：包括串并转换器、频域并行滤波器、误差提取模块、数据延迟模块、并行权系数更新模块；

串并转换器，将当前数据块k中的n路数据进行延迟，延迟后与输入的下一个数据块中的n路数据进行合并形成2n路新的数据块，并将该新的数据块输入给频域并行滤波器；

频域并行滤波器，对接收的数据块中的2n路数据进行FFT变换，并将变换后的数据输入给数据延迟模块；同时根据接收的并行权系数更新模块输入的权系数对变换后的数据进行子卷积滤波；并将滤波后的结果输入给误差提取模块；滤波后的结果即为当前数据块均衡后的数据；

数据延迟模块，从接收的数据中取接收数据的共轭数据，对该共轭数据进行多拍数延迟，使得延迟后的数据与并行权系数更新模块对接收的误差信息进行FFT变换后的数据对齐；并将延迟后的数据输入给并行权系数更新模块；

误差提取模块，对输入的n路数据进行误差提取得到n路误差信息，并将该误差信息输入给并行权系数更新模块；

并行权系数更新模块，将接收的n路误差信息转换成2n路信息后进行FFT变换，并将变换后的数据进行延迟；同时对数据延迟模块输入的2n路延迟后的数据再次进行延迟，对上述延迟后的两组数据进行处理得到权系数更新值，利用该权系数更新值更新权系数，并将更新后的权系数输入给频域并行滤波器。

2.根据权利要求1所述的高速并行均衡器，其特征在于：所述的频域并行滤波器的实现过程如下：

(1)对接收的数据块中的2n路数据进行FFT变换，得到变换后的数据A_k，并将A_k输入给数据延迟模块；

(2)将A_k延迟1拍得到B_k，延迟2拍得到C_k，以此类推延迟len-1拍得到Len_k；其中，len＝M/n，M为所述高速并行均衡器权系数的阶数； 

(3)根据接收的并行权系数更新模块输入的权系数W_k1，W_k2...W_klen，与步骤(2)得结果相乘求和C_k＝A_k.*W_k1+B_k.*W_k2+...+Len_k.*W_klen；

(4)对步骤(3)中的C_k进行2n点的IFFT变换得到D_k，舍去D_k的前n个点，得到均衡器均衡后的数据点Y_k，并将Y_k输入给误差提取模块。

3.根据权利要求2所述的高速并行均衡器，其特征在于：当前数据块k＝1时，权系数的初始值设置W_k1，W_k2...W_klen不能全为零，当W_ki不为0时，W_ki＝{v，v...v}，i取1...len中的一个或任意几个，v为任意值。

4.根据权利要求1所述的高速并行均衡器，其特征在于：所述的误差提取模块对输入的n路数据Y_k进行误差提取按照下述公式进行：

E_k＝{e_k1，e_k2...e_kn}

其中，e_ki＝e_r(i)+j×e_q(i)，i＝1，2...n；

e_r(i)为复数e_ki的实部，e_r(i)＝y_r(i)×{R-|y_r(i)+j×y_q(i)|²}；

e_q(i)为复数e_ki的虚部，e_q(i)＝y_q(i)×{R-|y_r(i)+j×y_q(i)|²}；

Y_k＝{y_k1，y_k2...y_kn}；

y_ki＝y_r(i)+j×y_q(i)，i＝1，2...n，y_r(i)为复数y_ki的实部，y_q(i)为虚部；

R＝E(|a(m)|⁴)/E(|a(m)|²)，a(m)是发送端的第m个数据点；

E(.)为数学期望。

5.根据权利要求1所述的高速并行均衡器，其特征在于：所述的并行权系数更新模块实现过程如下：

(1)在接收的误差信号E_k前补入n个零，并对补入后的信号进行2n点的FFT变换，变换后的信号为G_k；

(2)对接收到的数据延迟模块发送的2n路信号T_k延迟len拍得到H_k，T_k延迟len+1拍得到I_k，依次类推T_k延迟2len-1拍得到K_k；

(3)对步骤(1)中的数据G_k分别延迟0，1，2...(len-1)拍得到G_k1，G_k2...G_klen，对 延延迟后的数据进行降len矢量抽取得到数据M_k1，M_k2，...M_klen；

(4) 根据步骤(2)和(3)得到的数据计算M_k＝H_k.*M_k1+I_k.*M_k2+...+K_k.*M_klen并且对计算结果M_k求取2n点IFFT得到 

并将 

的后n个数据设置为0后得到新的N_k；

(5)对步骤(4)中的结果N_k进行2n点FFT运算得到数据P_k，计算P_k与权系数更新步长μI的乘积 

其中，μ是一个小于1的正实数；I为长度为2n的全1矩阵，.*为对应位相乘；

6)对步骤(5)中的数据 

分别延迟0，1，2...(len-1)拍得到P′_k1，P′_k2...P′_klen，对它们进行降len矢量抽取得到权系数更新值U_k1，U_k2...U_klen；

(7)根据步骤(6)中的U_k1，U_k2...U_klen来更新权系数W_k1，W_k2...W_klen，W_(k+1)1＝U_k1+W_k1，W_(k+1)len＝U_klen+W_klen，将更新后的权系数输入给频域并行滤波器；

上述，.*表示两个矢量的对应位相乘；len＝M/n，M为所述高速并行均衡器权系数的阶数。

6.高速并行均衡方法，其特征在于步骤如下：

第一步，将当前数据块k中的n路并行载波恢复数据进行延迟，延迟后与输入的第k+1数据块中的n路数据进行合并形成2n路新的数据块χ_k；

第二步，将数据块χ_k进行FFT变化，完成时域到频域的变换，得到变换后的数据为A_k；

第三步，利用子卷积算法对A_k进行滤波，具体为：

(a)将A_k延迟1拍得到B_k，延迟2拍得到C_k，以此类推延迟len-1拍得到Len_k；其中，len＝M/n，M为所述高速并行均衡器权系数的阶数；

(b)根据权系数W_k1，W_k2...W_klen，与步骤(a)的延迟结果相乘求和C_k＝A_k.*W_k1+B_k.*W_k2+...+Len_k.*W_klen；

(c)对所述的C_k进行2n点的IFFT变换得到D_k，舍去D_k的前n个点，得到均衡器均衡后的数据点Y_k＝{y_k1，y_k2...y_kn}，完成当前数据块k的数据均衡； 

第四步，对Y_k进行误差提取，得到误差信息E_k；

第五步，在第四步中的E_k信号前补入n个零后，进行2n点的FFT变换，变换后的信号为进行变换为G_k；

第六步，对第二步中的A_k取共轭A_k ^*，并将A_k ^*进行数据延迟得到T_k，使得T_k和上步中的G_k对齐；

第七步，对所述的T_k延迟len拍得到H_k，T_k延迟len+1拍得到I_k，依次类推T_k延迟2len-1拍得到K_k；

第八步，对第六步中的数据G_k分别延迟0，1，2...(len-1)拍得到G_k1，G_k2...G_klen，并将延迟后的结果进行降len矢量抽取得到数据M_k1，M_k2...M_klen；

第九步，根据第七步和第八步得到的数据计算M_k，M_k＝H_k.*M_k1+I_k.*M_k2+...+K_k.*M_klen，并对M_k求取2n点IFFT得到 

并将 的后n个数据设置为0后得到新的N_k；其中，.*表示两个矢量的对应位相乘；

第十步，对上步处理结果N_k进行2n点FFT运算得到数据P_k，计算P_k与权系数更新步长μI的乘积 

其中μ是一个小于1的正实数；I为长度为2n的全1矩阵，.*为对应位相乘；

第十一步，对第十步中的数据 

分别延迟0，1，2...(len-1)拍得到P′_k1，P′_k2...P′_klen，对延迟结果进行降len矢量抽取得到权系数的更新值U_k1，U_k2...U_klen；

第十二步，根据所述的U_k1，U_k2...U_klen来更新权系数W_k1，W_k2...W_klen，W_(k+1)1＝U_k1+W_k1，W_(k+1)len＝U_klen+W_klen，并将更新后的权系数代替上述步骤(b)中的权系数，作为第k+1数据块均衡过程中的权系数。

7.根据权利要求6所述的高速并行均衡方法，其特征在于：所述的误差信息E_k的计算方法是：

E_k＝{e_k1，e_k2...e_kn}

其中，e_ki＝e_r(i)+j×e_q(i)，i＝1，2...n； 

e_r(i)为复数e_ki的实部，e_r(i)＝y_r(i)×{R-|y_r(i)+j×y_q(i)|²}；

e_q(i)为复数e_ki的虚部，e_q(i)＝y_q(i)×{R-|y_r(i)+j×y_q(i)|²}；

Y_k＝{y_k1，y_k2...y_kn}；

y_ki＝y_r(i)+j×y_q(i)，i＝1，2...n，y_r(i)为复数y_ki的实部，y_q(i)为虚部；

R＝E(|a(m)|⁴)/E(|a(m)|²)，a(m)是发送端的第m个数据点；

E(.)为数学期望。 

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