CN101578230B - 形成并控制粗糙界面的方法 - Google Patents

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Abstract

本发明涉及一种形成具有隐埋粗糙界面的半导体元件的方法，所述方法包括：a)在第一半导体基片(16)中形成具有预定粗糙度R2的粗糙界面(22)，其中包括选择半导体基片(16)，所述基片的表面(14)的粗糙度R1＞R2；对所述基片进行热氧化步骤，直到获得粗糙度为R2的氧化物-半导体界面(22)，b)制备所述第一半导体基片的氧化表面，以便于与第二基片组装，c)组装所述氧化物的所述表面和所述第二基片的表面。

Description

形成并控制粗糙界面的方法
技术领域
本发明涉及的领域是微结构体制造以及半导体材料基片的处理。
背景技术
在微电子学中，某些操作，例如结合操作，要求待结合的表面尽可能光滑。但是某些设备(尤其是利用膜或移动性部件的类型)的制造可能必须依靠彼此相对但不相互粘合的表面，从而能够适当地防止膜在所对表面上的不适时的结合并且能够保持该膜的移动性。
因此文献FR 2857953公开了制造BSOI型结构体的方法，其中制成了所谓的结构化区(structured zone)，防止与另一表面结合。这种类型的结构体的意义在于MEMS(微电子机械系统)制造，更具体而言是在必须释放表层硅膜从而制造传感器的情况中。
在释放步骤(该步骤包括例如优先的氧化物侵蚀)过程中，或在运行传感器的过程中，该膜与基片结合，从而引起元件的功能异常。
如上述文献中所说明，包含粗糙隐埋界面的BSOI基片可避免这一问题；隐埋界面的粗糙性可防止膜和支持体之间的任何结合。
在文献FR 2857953中，通过各种技术来进行表面的粗糙化，例如通过使用由“Smart Cut TM”法产生的“负片(negatives)”。这种方法在FR 2681472或B.Aspar等的“The generic nature of thesmart cut process for thin film transfer，”J.of Elec.Material，30卷，No.7，2001中有所描述。
为了获得适合于不同的抗粘结BSOI基片的隐埋粗糙度，因而有必要供应具有该特定粗糙度的负片。
因而提出的问题是发现一种新的方法来制造具有特定表面粗糙度的所述基片或负片，在制造集成传感器的膜或移动性部件过程中该粗糙度可显著地避免上述的结合效应。
发明内容
就供应或制造具有特定粗糙度的基片而言，所提出的本发明还具有更大的灵活性，这是因为它使得可以根据需要来调整基片的粗糙度。
本发明的方法通过使其表面粗糙度适应于所需的MEMS应用而使“
Figure G2008800014172D00021
”晶片(也称“负片”)能够再循环，所述应用例如有制造抗粘结BSOI的情况。
本发明首先涉及在半导体基片中制造具有预定粗糙度R2的粗糙界面的方法，所述方法包括：
-选择半导体基片，所述基片具有的表面粗糙度R1＞R2，
-对所述基片进行热氧化步骤，直到获得具有粗糙度R2的氧化物-半导体界面。
热氧化优选以大于或等于0.2μm或0.5μm的厚度进行，并且例如在干燥或湿润氛围下进行。
选出的半导体基片具有例如5nm RMS～10nm RMS的HF(高频)粗糙度和/或2nm RMS～10nm RMS的LF(低频)粗糙度。
所述具有粗糙度R1的半导体基片可以是负片，所述负片通过Smart Cut TM工艺(基片断裂技术)由SOI结构体的制造而产生。
本发明还涉及具有粗糙隐埋界面的半导体元件的形成方法，所述方法包括：
-根据例如以上说明的本发明的方法，在第一半导体基片中形成具有预定粗糙度R2的粗糙氧化物/硅界面，
-制备氧化表面以便于与第二基片组装，
-组装所述氧化物表面和所述第二基片。
所述第二基片可以是大块基片，或甚至是由例如以上说明的本发明的方法获得的基片。
随后可以侵削两个基片中的一个，例如通过机械技术和/或化学技术和/或基片的断裂。
这一最终结构体随后可被用于例如制造抗粘结结构体，所述抗粘结结构体是具有粗糙隐埋界面的BSOI结构体。在制造最终结构体上的元件、尤其是移动性部件和膜的过程中，可以消除氧化物或经氧化的材料的至少一部分，这种消除例如通过经由生成于两个基片中的一个内的至少一个开口(通常位于SOI基片的表层中)的蚀刻来进行。
附图说明
图1A和图1B表示获得“Unibond”型负片或粗糙基片。
图2A-2C代表本发明的一个实施方式。
图3表示雾度(haze)随所形成的氧化物的厚度的演变。
图4A和图4B表示本发明的基片与另一基片的组装。
图5A和图5B表示两块本发明的基片的组装。
图6表示根据本发明而获得的元件，该元件具有隐埋于膜下的空腔。
具体实施方式
首先我们将说明可以如何获得粗糙基片。在所选的实例中，其将是通过Smart CutTM法或基片断裂而获得的被称为负片的“
Figure G2008800014172D00031
”晶片。
如图1A中所图示，选择了第一半导体基片6。该基片6可以是例如“大块”硅。
通过例如热氧化在所述基片上生成绝缘区域或绝缘层4，其(将以二氧化硅SiO2作为实例)所具有的典型厚度为约数百nm，例如100nm～500nm。
在所述半导体基片6中进行原子或离子注入，形成基本平行于基片6的表面11而延伸的薄层8。实际上，所形成的脆化层或脆化面或者断裂层或断裂面在基片6的体积内划定了下部区域10和上部区域13的界限，下部区域10应包含薄膜，而上部区域13包含基片6的主体。这种注入通常为氢注入，但也可以通过使用其它物质甚或H/He共注入来进行。
随后通过分子结合技术将如此制备的所述基片6与例如为硅的第二基片2组装。对于所述结合技术，可以参考Q.Y.Tong和U.Goesele的著作“Semi-conductor Wafer Bonding，”(Science and Technology)，Wiley Interscience Publications。
随后通过可使断裂沿着脆化面8进行的处理将基片6的一部分分离。这一技术的实例在A.J.Auberton-Hervé等的下述文章中有所描述，“Why can Smart-Cut change the future of microelectronics？”刊于International Journal of High Speed Electronics and Systems，第10卷，No.1(2000)，131页-146页。
由于断裂，一方面形成了具有粗糙表面14的半导体元件或部件12，另一方面形成了具有粗糙表面14的基片6的剩余部分16。在以下的其余说明中，该剩余部分包含粗糙的起始基片。
根据图2A～2C中所图示的本发明的一个实施方式，选择了由例如以上所说明的方法获得的粗糙基片16或“
Figure G2008800014172D00041
”负片。因此这是在通过“Smart CutTM”技术进行的层转移后的基片的被剥离的部分。
例如，它可为硅。
所述基片16的表面14具有某一粗糙度R1(图2A)。该粗糙度在高频域例如在5nm RMS～10nm RMS(由原子力显微镜法(AFM)在5*5μm2测定)之间变化，在低频域例如在2nm RMS～10nm RMS(由机械表面粗糙度测定装置测定，以2μm点、500μm扫描)之间变化。
根据本发明，根据例如MEMS类型(应用类型、传感器类型、膜的尺寸和特性等)调整所选的基片16的粗糙度。
出于这一目的，优选进行负片基片16的脱氧化。随后通过CARORCA或臭氧RCA型清洁对其进行清洁。可以进行TMAH(四甲基氢氧化铵化学蚀刻步骤)清洁来侵削约2μm～3μm，从而消除受注入步骤干扰的区域。随后在干燥或湿润氛围下将基片16氧化例如0.2μm～2μm、优选约0.5μm的厚度。
对于基片16的表面14的粗糙度，氧化前沿22具有无规性，因而会将所述粗糙度的一部分传递到氧化物/硅界面，该界面在基片16内，其深度取决于氧化条件，尤其取决于温度和进行氧化的持续时间。图2B和图2C分别表示了氧化时间t1之后和氧化时间t2(t2＞t1)之后的同一基片16，这些氧化在相同温度下进行。第一种情况的氧化物层20所具有的厚度e1小于第二种情况的氧化物层20′的厚度e2，而相应的粗糙度为：
R′2＜R2＜R1。
通过控制所生成的氧化物的厚度e，可以控制位于氧化物/硅界面水平的所需最终粗糙度(R2)的空间频率和幅度(RMS，PV)。
根据所生成的氧化物20、20′的厚度，粗糙度相应或多或少地降低，这使得能够控制在氧化物/硅界面水平上所得到的粗糙度(R2)。
图3表示以TENCOR(6200)表面扫描型设备测定的硅表面(氧化物去除后)上的“雾度”随着氧化步骤后所获得的氧化物的厚度e的演变。“雾度”与表面所散射的光有关，因而表示了该表面的粗糙度。因而“雾度”使得可以根据所形成的氧化物的厚度获得关于表面粗糙度的信息。可以看出，在0.5μm～2μm或1μm～2μm的厚度范围内，甚至在超过2μm的厚度，在氧化物厚度增加的同时粗糙度急剧下降。但对于大于0.2μm的厚度，可能也会获得效果。
因而可以鉴于其对于制造不同类别的元件的应用，来处理初始粗糙基片16。
根据本发明而处理的、包含预定粗糙隐埋氧化物/硅界面的这种基片可以被用于不同的应用。
根据本发明而处理的基片因而可被用于作为“顶”基片和/或支持基片来制造抗粘接BSOI基片。
可以进行经氧化的基片与粗糙界面的结合。推荐的是随后制备氧化物的表面；可选的是，还可以进行机械性外周边沿去除步骤从而消除未被氧化消除的冠(crown)。
如图4A所示，可以进行机械抛光步骤从而恢复氧化物层20(或20′)的良好的表面粗糙度(即适合此时结合的粗糙度)。
如图4B所示，随后可在第二基片34(例如为大块硅)上进行结合，例如直接结合或分子粘接结合。随后可以侵削所述第二基片34。可以采用任何侵削技术，例如机械技术、化学技术或机械化学技术或“Smart Cut TM”法。
还可以在第二基片44上进行直接结合，第二基片44自身具有粗糙隐埋界面42(图5A)。这一基片优选根据上述方法获得。
随后，可以对所组装的结构体进行用于强化结合界面的热处理和一个或多个侵削步骤直到获得包含一个或两个粗糙氧化物/硅界面的BSOI结构体46。图5B代表了这样的结构体：具有2个粗糙界面22、42以及第二基片的一个残留层45。
在制造集成传感器膜或移动性部件的过程中，随后可以经由残留层45中形成的开口111、113进行蚀刻，从而局部地去除氧化物20的一部分。因而可以在膜下局部地生成空腔。粗糙界面42防止该膜不适时地结合或粘合在基片14上。
因此图6表示了在经由层45的开口111、113蚀刻氧化物层20之后，基片46中的这种空腔50，层45的位于空腔50之上的一部分形成膜。
以上给出的实例采用了硅基片。但本发明可应用于所有可被氧化的半导体基片，特别是：单晶Si、多晶Si、无定形Si、SiC。

Claims (11)

1.一种形成具有粗糙隐埋界面的半导体元件的方法，所述方法包括：
a)在第一半导体基片(16)中形成具有预定粗糙度R2的粗糙界面(22、22′)，其中包括
选择半导体基片(16)，所述基片的表面(14)的粗糙度R1＞R2，
对所述基片进行热氧化步骤，直到获得粗糙界面(22、22′)，所述粗
糙界面为具有粗糙度R2的氧化物-半导体界面，
b)通过机械抛光制备所述第一半导体基片的氧化表面，以便于与第二基片(34、44)组装，
c)组装所述第一半导体基片的氧化表面和所述第二基片(34、44)的表面。
2.如权利要求1所述的方法，所述热氧化以大于或等于0.2μm的厚度进行。
3.如权利要求1或2所述的方法，所述热氧化在干燥或湿润氛围下进行。
4.如权利要求1或2所述的方法，选出的所述半导体基片具有5nmRMS～10nm RMS的高频粗糙度。
5.如权利要求1或2所述的方法，选出的所述半导体基片具有2nmRMS～10nm RMS的低频粗糙度。
6.如权利要求1或2所述的方法，具有粗糙度R1的所述半导体基片通过初始基片(6)的断裂而获得。
7.如权利要求1或2所述的方法，所述第二基片是未加工的半导体基片(34)。
8.如权利要求1或2所述的方法，所述第二基片是大块半导体基片。
9.如权利要求1或2所述的方法，随后通过机械技术和/或化学技术、和/或基片断裂对所述第一半导体基片和所述第二基片中的一个进行侵削。
10.如权利要求1或2所述的方法，在步骤c)中，消除形成于所述第一半导体基片中的所述氧化物的至少一部分。
11.如权利要求10所述的方法，经由形成于所述第一半导体基片和所述第二基片中的一个内的至少一个开口(111、113)进行蚀刻，从而进行所述氧化物的一部分的所述消除。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102193001A (zh) * 2011-05-18 2011-09-21 中国电子科技集团公司第二十六研究所 Saw-mems加速度传感器及制作方法
WO2014020387A1 (en) 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
US9611133B2 (en) * 2014-09-11 2017-04-04 Invensense, Inc. Film induced interface roughening and method of producing the same
CN105161413B (zh) 2015-09-21 2018-07-17 京东方科技集团股份有限公司 加工多晶硅表面的方法以及加工基板表面的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
FR2857953A1 (fr) * 2003-07-21 2005-01-28 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882538A (en) 1995-08-28 1999-03-16 Georgia Tech Research Corporation Method and apparatus for low energy electron enhanced etching of substrates
US6238946B1 (en) * 1999-08-17 2001-05-29 International Business Machines Corporation Process for fabricating single crystal resonant devices that are compatible with integrated circuit processing
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP3509781B2 (ja) 2001-06-25 2004-03-22 株式会社半導体理工学研究センター 半導体装置の製造方法
KR100471158B1 (ko) * 2002-12-27 2005-03-10 삼성전기주식회사 실리콘 온 절연체 기판의 제조방법
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7052978B2 (en) 2003-08-28 2006-05-30 Intel Corporation Arrangements incorporating laser-induced cleaving
JP4552856B2 (ja) * 2003-09-05 2010-09-29 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの作製方法
DE602004010117D1 (de) 2004-09-16 2007-12-27 St Microelectronics Srl Verfahren zur Hestellung von zusammengestzten Halbleiterplättchen mittels Schichtübertragung
FR2888663B1 (fr) 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
FR2857953A1 (fr) * 2003-07-21 2005-01-28 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
L. Lai et al.Limiting Si/SiO2 interface roughness resulting from thermal oxidation.《Journal of Applied Physics》.1999,第86卷(第3期),第1729-1735页. *

Also Published As

Publication number Publication date
EP2109582A1 (en) 2009-10-21
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US20080176382A1 (en) 2008-07-24

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