CN101556957A - 半导体存储器器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体存储器器件，它包括一个源极、一个漏极、两个浮栅区、一个控制栅极、以及一个衬底极，所述半导体器件的浮栅区用于存储电荷。本发明还公开了上述半导体存储器器件的制造方法。本发明制造的半导体存储器器件具有单元面积小，且制造工艺简单等优点，采用本发明后存储器芯片的制造成本下降，而且存储密度得到提高。
Description
技术领域
本发明涉及一种半导体器件，特别是涉及一种半导体存储器器件；本发明还涉及一种半导体存储器阵列，以及应用这种器件的芯片的制造方法。
背景技术
半导体存储器被广泛应用于各种电子产品之中。随着技术的发展，存储器的尺寸越来越小，密度也越来越高。在非挥发性存储器中，存储器采用了每单元多比特存储的技术。比如，单个多晶硅浮栅存储器可以用多层阈值电压来实现多位存储。而氮化物只读存储器(Nitrided ROM)则采用了电荷陷阱技术而在氮化硅介质中的两个区域中存储两个位。氮化物存储器的擦除需要热空穴注入，会影响栅介质的可靠性。随着微电子器件尺寸的不断缩小，氮化物只读存储器的实现也变得越来越困难。
双浮栅结构也可以在一个存储器中存储两个位。如图1所示，将单一浮栅分割为两个浮栅101与102，可以实现在同一存储器中存储两位数据。这种结构需要在同个控制栅极下制出两个分离开的浮栅结构(参考论文A Dual Gate Flash EEPROM Cellwith Two-Bit Storage Capacity，IEEE TRANSACTIONS ON COMPONENTS，PACKAGING，AND MANUFACTURING TECHNOLOGY-PARTA，VOL.20，NO.2，JUNE1997，作者MartinoLorenzin，等)。另外，Kent Kuohua Chang等人在美国专利专利6,420,237中提出了双浮栅存储器器件的制造方法。如图2a-b所示，在光刻后对SiGe浮栅在区域203进行离子注入，使被注入的区域在处理后成为绝缘体，从而将相邻浮栅201与202分隔开。这种方法的缺点有：首先，使用光刻步骤来分割浮栅，价格昂贵，工序复杂；其次，控制栅与浮栅之间不能自对准，导致控制栅极的电容耦合率(coupling ratio)降低。
发明内容
本发明要解决的技术问题是使用自对准工艺分割浮栅，同时保护控制栅导体不受后续工艺的刻蚀。为解决上述技术问题，本发明提出一种双浮栅结构的制造方法，及由该制造方法制得的一种新颖的半导体存储器器件。
该半导体存储器器件，包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；
在所述半导体衬底内形成的介于所述源区和漏区之间的一个沟道区域；
在所述沟道区域之上形成的覆盖整个沟道区域的第一层绝缘薄膜；
在该第一层绝缘薄膜之上形成的两个作为电荷存储节点的具有由第一种导电材料形成的浮栅区；
所述的两个浮栅区被第二层绝缘薄膜所分开；
在所述由第一种导电材料形成的浮栅区之上形成的第三层绝缘薄膜；
在所述第二层绝缘薄膜与第三层绝缘薄膜之上形成的由第二种导电材料所形成的第二层导电薄膜；
在所述第二层导电薄膜之上形成的由第三种导电材料所形成的第三层导电薄膜；
在所述第三层导电薄膜之上形成的第四层绝缘薄膜；
以第五层绝缘薄膜覆盖在所述第二层导电薄膜、第三层导电薄膜以及第四层绝缘薄膜的边墙上；
以第六层绝缘薄膜覆盖在所述浮栅区、第三层绝缘薄膜、以及第五层绝缘薄膜的边墙上。
进一步地，所述第一种导电材料为氮化钛、或为氮化钽、或为掺杂的多晶硅，其形成的导体层的厚度范围为2-30纳米。
再进一步地，所述第二种导电材料为掺杂的多晶硅，其形成的导体层的厚度范围为20-120纳米。
更进一步地，所述第三种导电材料为金属钨，其形成的导体层的厚度范围为20-120纳米。
上述半导体存储器器件的制造方法，包括如下步骤：
在半导体衬底上形成浅槽隔离结构；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
形成第二层导电薄膜；
形成第二层绝缘薄膜；
通过刻蚀先后将第二层绝缘薄膜、第二层导电薄膜、第一层导电薄膜形成多个条状结构；
以第三层绝缘薄膜覆盖在所述浮栅区、第二层导电薄膜以及第二层绝缘薄膜叠层构成的条状结构的边墙上；
用各向同性的刻蚀方法在所述第一层绝缘薄膜中刻出横向的凹槽；
与水平面夹角30-60度进行离子注入；
形成第四层绝缘薄膜；
形成第三层导电薄膜，并刻蚀所述第三层导电薄膜；
形成第五层绝缘薄膜并各向异性刻蚀所述第五层绝缘薄膜；
进行离子注入。
进一步地，所述第一层绝缘薄膜为氧化硅，其厚度范围为5-40纳米。所述第二层绝缘薄膜为氮化硅，其厚度范围为10-200纳米。所述第三层绝缘薄膜为氮化硅，其厚度范围为4-10纳米。
进一步地，所述第一层导电薄膜为无定形硅或多晶硅，其厚度范围为20-120纳米。所述第二层导电薄膜为金属钨，其厚度范围为20-120纳米。所述第三层导电薄膜为氮化钛、或为氮化钽、或为无定形硅，其厚度范围为2-30纳米。
薄膜形成方式有很多种，比如淀积、热生长、等离子低温生长、湿法生长、溅射、电镀、等等，本发明中的薄膜形成一般采用淀积形成。
本发明的制造方法所具有的有益效果是：用简化的方法制造出面积较小的双位存储器单元，从而可以用简单的工序在相同面积的硅衬底上制造更多的存储器单元。现有最小的浮栅NAND闪存单元采用至少需要4F2的单元面积(比如横向长2F、纵向长2F)，而本发明中的存储器单元可以达到2.5F2的单元面积(比如横向长1.25F、纵向长2F)。即使用比较宽松的制造标准，采用本发明后存储器单元也可以达到3F2的单元面积(比如横向长1.5F、纵向长2F)。
采用本发明后，存储器芯片的制造成本下降，而且存储密度得到提高。这表现在：第一，本发明的半导体存储器器件可以在硅衬底上用传统的逻辑工艺制造，而不需要复杂的浮栅加工技术；第二，本发明的半导体存储器器件面积小，密度高，进一步降低了其制造成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的双浮栅半导体存储器器件的剖面图；
图2a和图2b是现有的双浮栅半导体存储器器件的制造工序剖面图；
图3是本发明的半导体存储器器件的一个实施例的剖面图；
图4至图9是制造图3所示的存储器器件构成的阵列的一个实施例工艺流程图。
具体实施方式
图3是本发明所公开的半导体存储器器件10的一个实施例，它是沿该器件沟道长度方向的剖面图。这种器件具有两个被绝缘体304所分隔开的浮栅，即浮栅312与浮栅313。控制栅极由多晶硅层303以及金属层302组成。控制栅的导体层之上是绝缘层301。字线边墙305以及311是绝缘体如Si3N4材料，它们将控制栅导体包围以使之与所述器件的其它导体绝缘。源掺杂区314与漏掺杂区315的掺杂类型通常与衬底305相反。源区与漏区之间为器件的沟道320。源掺杂区314与漏掺杂区315之间的电流沿沟道320通过，其密度受浮栅312和浮栅313中的电荷数量的影响。因此控制两个浮栅内电荷密度就可以实现在这个器件中存储至少两个位。而且，如果将每个浮栅的电压水平分为4层，所述的存储器器件10将可以存储四个位。
本发明所公开的存储器器件可以通过很多方法制造。以下所叙述的是本发明所公开的半导体存储器器件10的制造方法的一个实例。图4～9描述了制造一个由本发明所公开的器件所组成的阵列的工序。
尽管这些图并不是完全准确反映出实际的尺寸，它们还是完整的反映了区域和组成元件之间的相互位置，特别是组成元件之间的上下和相邻关系。
首先，在硅衬底上制造出浅槽隔离(STI)的结构。这种STI结构是业界所熟知的。
在STI结构形成后，淀积氧化硅层304，然后淀积多晶硅303、钨金属层302以及氮化硅层301。再通过光刻工序按照图形401依次将氮化硅、钨金属以及多晶硅刻蚀成型。图4是该刻蚀工序后的俯视图。可以看到，多个线状有源区305与线状绝缘区306相间。线状图形401表示控制栅上方的绝缘体的形状，亦即字线的形状。刻蚀后形成的结构的剖面图如图5a和图5b所示。其中，图5a和图5b分别是沿图4中剖面线I-I’和II-II’切割的剖面图。
所述的氧化硅层304的厚度为5-40纳米。
接下来，淀积氮化硅薄膜然后进行各向异性的刻蚀以形成边墙305。所述的边墙的功能是保护多晶硅层303以及钨金属层302不受之后的刻蚀工序影响。然后，用湿法刻蚀工序对氧化物进行刻蚀，得到横向凹槽603和604。之后，进行倾斜的离子注入307。所述的倾斜离子注入通常使用氮离子，它可以影响有源区表面以降低被注入硅表面的氧化速度。这时的剖面图如图6a与图6b所示。图6a和图6b分别是沿图4中剖面线I-I’和II-II’切割的剖面图。可以看到，由于横向凹槽604是在STI氧化硅上，它的高度要大于有源区上的横向凹槽603。
接下来，进行氧化以生成栅氧化介质308与309。淀积一层2至30纳米厚的导体层，例如TiN或TaN。形成的结构剖面图如图7a与7b所示。由于横向凹槽603与横向凹槽604大小不同，图7a中的横向凹槽603已被填满，而图7b中的横向凹槽604则没有。
图8a与8b表示在双浮栅形成之后的结构的剖面图。
在随后的各向同性的刻蚀工序之后，区域603因被材料310填满从而形成两个浮栅312与313(如图8a所示)。区域604内的材料310则被刻蚀掉(如图8b所示)。亦即，有源区之上的横向凹槽内的浮栅被保留而STI绝缘介质之上的横向凹槽内的浮栅被刻蚀。这样就自对准地制造了浮栅。
图8c是自对准浮栅形成后的俯视图。浮栅312a-f和浮栅313a-f被各自隔离开。而所有所述浮栅都被覆盖在字线401之下。
图9a与图9b是在第二层绝缘体边墙形成之后的结构的剖面图。
在浮栅形成之后，淀积20-80纳米厚度的绝缘体，比如氮化硅，以钝化控制栅导体302，303与浮栅312，313。然后，进行源/漏区离子注入，形成源/漏区314/315。在有源区之上沿剖面线I-I’的剖面结构如图9a所示，在STI绝缘体之上沿剖面线II-II’的剖面结构如图9b所示。
Claims (11)
1、一种半导体存储器器件，包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底上形成的具有第二种掺杂类型的源区和漏区；其特征在于：还包括，
在所述半导体衬底内形成的介于所述源区和漏区之间的一个沟道区域；
在所述沟道区域之上形成的覆盖整个沟道区域的第一层绝缘薄膜；
在该第一层绝缘薄膜之上形成的两个作为电荷存储节点的具有由第一种导电材料形成的浮栅区；
所述的两个浮栅区被第二层绝缘薄膜所分开；
在所述由第一种导电材料形成的浮栅区之上形成的第三层绝缘薄膜；
在所述第二层绝缘薄膜与第三层绝缘薄膜之上形成的由第二种导电材料所形成的第二层导电薄膜；
在所述第二层导电薄膜之上形成的由第三种导电材料所形成的第三层导电薄膜；
在所述第三层导电薄膜之上形成的第四层绝缘薄膜；
以第五层绝缘薄膜覆盖在所述第二层导电薄膜、第三层导电薄膜以及第四层绝缘薄膜的边墙上；
以第六层绝缘薄膜覆盖在所述浮栅区、第三层绝缘薄膜、以及第五层绝缘薄膜的边墙上。
2、如权利要求1所述的半导体存储器器件，其特征在于，所述第一种导电材料为氮化钛、或为氮化钽、或为掺杂的多晶硅，其形成的导体层的厚度范围为2-30纳米。
3、如权利要求1所述的半导体存储器器件，其特征在于，所述第二种导电材料为掺杂的多晶硅，其形成的导体层的厚度范围为20-120纳米。
4、如权利要求1所述的半导体存储器器件，其特征在于，所述第三种导电材料为金属钨，其形成的导体层的厚度范围为20-120纳米。
5、一种半导体存储器器件的制造方法，其特征在于，包括如下步骤：
在半导体衬底上形成浅槽隔离结构；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
形成第二层导电薄膜；
形成第二层绝缘薄膜；
通过刻蚀先后将第二层绝缘薄膜、第二层导电薄膜、第一层导电薄膜形成多个条状结构；
以第三层绝缘薄膜覆盖在所述浮栅区、第二层导电薄膜以及第二层绝缘薄膜叠层构成的条状结构的边墙上；
用各向同性的刻蚀方法在所述第一层绝缘薄膜中刻出横向的凹槽；
与水平面夹角30-60度进行离子注入；
形成第四层绝缘薄膜；
形成第三层导电薄膜，并刻蚀所述第三层导电薄膜；
形成第五层绝缘薄膜并各向异性刻蚀所述第五层绝缘薄膜；
进行离子注入。
6、如权利要求5所述的半导体存储器器件的制造方法，其特征在于，所述第一层绝缘薄膜为氧化硅，其厚度范围为5-40纳米。
7、如权利要求5所述的半导体存储器器件的制造方法，其特征在于，所述第二层绝缘薄膜为氮化硅，其厚度范围为10-200纳米。
8、如权利要求5所述的半导体存储器器件的制造方法，其特征在于，所述第三层绝缘薄膜为氮化硅，其厚度范围为4-10纳米。
9、如权利要求5所述的半导体存储器器件的制造方法，其特征在于，所述第一层导电薄膜为无定形硅或多晶硅，其厚度范围为20-120纳米。
10、如权利要求5所述的半导体存储器器件的制造方法，其特征在于，所述第二层导电薄膜为金属钨，其厚度范围为20-120纳米。
11、如权利要求5所述的半导体存储器器件的制造方法，其特征在于，所述第三层导电薄膜为氮化钛、或为氮化钽、或为无定形硅，其厚度范围为2-30纳米。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| CN101556957A true CN101556957A (zh) | 2009-10-14 |
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Family Applications (1)
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| Country | Link |
|---|---|
| CN (1) | CN101556957B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014012271A1 (zh) * | 2012-07-18 | 2014-01-23 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN106449765A (zh) * | 2016-10-20 | 2017-02-22 | 武汉新芯集成电路制造有限公司 | 浮栅型闪存结构及其制作方法 |
| WO2024101734A1 (ko) * | 2022-11-09 | 2024-05-16 | 한국교통대학교산학협력단 | 플로팅게이트 전계 효과 트랜지스터를 이용한 논리 회로 |
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| CN101556957B (zh) | 2013-07-24 |
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| C06 | Publication | ||
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