CN101553908B - 用于mosfet bga的折叠框架载体 - Google Patents
用于mosfet bga的折叠框架载体 Download PDFInfo
- Publication number
- CN101553908B CN101553908B CN2006800332195A CN200680033219A CN101553908B CN 101553908 B CN101553908 B CN 101553908B CN 2006800332195 A CN2006800332195 A CN 2006800332195A CN 200680033219 A CN200680033219 A CN 200680033219A CN 101553908 B CN101553908 B CN 101553908B
- Authority
- CN
- China
- Prior art keywords
- edge
- small pieces
- planar section
- hitching post
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract 2
- 229910052802 copper Inorganic materials 0.000 claims abstract 2
- 239000010949 copper Substances 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 40
- 229910000679 solder Inorganic materials 0.000 claims description 33
- 238000005452 bending Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 15
- 238000004080 punching Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000000853 adhesive Substances 0.000 claims description 5
- 230000001070 adhesive effect Effects 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 4
- 238000003754 machining Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims 3
- 239000000969 carrier Substances 0.000 abstract description 3
- 229910000881 Cu alloy Inorganic materials 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 42
- 229910052751 metal Inorganic materials 0.000 description 42
- 238000005538 encapsulation Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 17
- 239000000758 substrate Substances 0.000 description 11
- 238000004513 sizing Methods 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 5
- 238000003466 welding Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 230000004927 fusion Effects 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 238000005219 brazing Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 238000010992 reflux Methods 0.000 description 3
- 244000141353 Prunus domestica Species 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 238000013138 pruning Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 208000019300 CLIPPERS Diseases 0.000 description 1
- 229910020816 Sn Pb Inorganic materials 0.000 description 1
- 229910020922 Sn-Pb Inorganic materials 0.000 description 1
- 229910008783 Sn—Pb Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
一种折叠框架载体具有电路小片附装垫(DAP)(30)及一个或多个折叠边缘(32、33、34、35)。每一折叠边缘均具有一个或多个栓柱(36)且每一栓柱均具有梯形尖端。所述折叠框架载体可由单规格铜或铜合金制成。在引线框的相对轨之间可形成多个折叠框架载体。所述折叠边缘切割有缓冲凹槽。将所述尖端形成于DAP的边缘中且然后竖直地折叠起所述尖端。所述尖端提供到安装于DAP上的功率半导体的后表面上的端子的电连接。
Description
相关申请案交叉参考
本申请案主张在2005年7月12日提出申请的序列号为11/179,348的美国实用专利申请案的优先权。
技术领域
背景技术
封装半导体是在所述半导体准备投入使用之前所采取的最后步骤。因为需要个别地处理半导体电路小片,所以封装是昂贵的。虽然许多人已提出将多种功能集于一个电路小片中的芯片上系统解决方案,但绝大多数半导体装置仍将被个别地封装。
电子系统将集成电路装配到印制电路板上。其提供操作发动机、扬声器及其他现实装置所需要的必要的高电压及高电流。在典型的电子装置中,功率半导体及集成电路钎焊到印制电路板。所述板上的电路电迹提供所述装置之间的连接及向外界的连接。一种用于功率半导体的流行的封装技术是用于源极区域及栅极的触点的球栅阵列(BGA)以及连接到所述功率半导体漏极侧以使漏极触点与所述源极及栅极触点位于相同平面的载体盖。以那种方式,功率装置的所有触点均在一个平面中且可将那些触点容易地钎焊到印制电路板。
一种可用于形成BGA封装的方法是焊料球附装过程。在焊料球附装过程中,将焊料球以机械方式放置在半导体载体中导电区域的球焊盘模板以及半导体衬底上。在将所述焊料球放置在指定的球焊盘模板上之后,将半导体电路小片翻转过来并安装在电路衬底上。
所述焊料球通常具有以铅为主的钎焊合金。例如,所述钎焊合金可以是约在183摄氏度下熔化的近似共熔锡-铅(Sn-Pb)合金。当焊料球出现于所述半导体电路小片与所述电路衬底之间时,将所述球加热到或低于所述钎焊合金的熔融温度。将球加热到低于所述熔点的目的是确保所述焊料球不坍缩。熔融并回流所述焊料球以将电路衬底接合到半导体电路小片。在熔融期间,移除焊料中的氧气并用熔融焊料润湿半导体电路小片及电路衬底的导电表面。在熔融及回流之后,半导体电路小片与电路衬底之间形成焊料互连。形成的焊料互连将电路衬底与半导体电路小片电耦合到一起。
图8显示一种现有技术半导体电路小片封装。在所述电路小片封装中,载体100提供有容纳半导体电路小片102的矩形腔100-1。在这个实例中,半导体电路小片包括垂直金属氧化物场效应晶体管(MOSFET)且在球栅阵列型封装(BGA)中。焊料球阵列108位于半导体电路小片102表面上及载体100的边缘表面106上。焊料球阵列可划分为两组。第一外部焊料球阵列108-2连接到载体边缘表面106且内部焊料球阵列108-1连接到电路小片表面。焊料球阵列108可安装并耦合到电路衬底,例如电路板。
外部焊料球阵列108-2提供到MOSFET漏极端子的连接,而内部焊料球阵列108-1提供到所述MOSFET源极端子及栅极端子的连接。角焊料球108-3可专用于栅极端子且内部阵列108-1中的剩余焊料球108-1提供到BGA MOSFET的源极端子的分布式低电阻连接。
可增强并改进焊料球技术以提供更稳健的设计。例如,可改进所述球互连的粘附强度。使用球附装过程所形成的焊料互连可在不牢固时断裂。如果在电路小片封装中的一个或多个焊料互连断开,则整个封装都将会不起作用。此外,在处理期间(例如,在回流期间),焊料球发生变形。所述变形可导致阵列中的焊料球具有不同高度。因此,所述焊料球的端部可不彼此共面。如果(例如)导电垫阵列上的某些焊料球高于所述阵列中的其他焊料球,则较低的焊料球可不与半导体电路小片及电路衬底两者接触。形成的电路小片封装可由于有缺陷的焊料互连而不起作用。同样,焊料球在处理期间可以移动。如果所述焊料球从其既定位置移动,则于半导体电路小片封装中可能不能形成所需互连。最后,许多焊料球均含有铅。铅并不是环保型物质。如果不能消除半导体电路小片封装中所使用的铅的量,将其减少也是需要的。
美国专利第6,893,901号中存在改进发明,其具有形成于引线框的金属层中的金属凸起,所述引线框同样具有用于携载功率半导体的电路小片垫。其整体揭示内容以引用方式并入本文中。可通过冲压金属层来形成所述凸起。可使用任何适当的冲压设备来形成所述凸起,例如具有多个冲压元件(有时称作冲压工具)及对应的冲压模具的冲压机器。所述冲压模具具有经配置以容纳所述多个冲压元件的凹陷。在实例性过程中,将金属层放置在所述冲压模具上。当金属层在冲压模具上时,所述冲压元件对所述金属层打孔。在打孔期间,冲压元件将部分金属层推到冲压模具的凹陷中且不穿透所述金属层。施加到金属层的压力使部分金属层发生变形以在所述金属层中形成多个冲压而成的凸起。可重复这个冲压过程以在金属层中形成多组凸起。在冲压所述多组凸起后,形成多个载体。在将半导体电路小片装配到个别载体之后,形成的载体可彼此分离以形成个别封装。可将分离的封装安装到电路衬底,例如电路板。在某些实施例中,可将所述载体看作可将半导体电路小片电耦合到电路衬底(例如,电路板)的“引线框”。参见图9。
所述申请案中显示的结构及过程需要用于精压电路小片垫且用于向载体外围中的触点栓柱打孔的双规格引线框及重金属加工设备。因此,现有技术及现有发明仍有相当大的改进空间。
发明内容
本发明提供比现有技术方法及经封装电路小片更廉价且更可靠的一种用于封装半导体电路小片的方法及经封装半导体电路小片。其提供一种具有折叠的栓柱连接边缘的单规格折叠引线框,以承担从功率MOSFET背侧到与所述MOSFET前表面上的球栅阵列的平面平行的漏极触点。所述球栅阵列具有接触到源极区域和栅极区域的触点。所述方法从向引线框提供单一厚度的平面部分开始。所述引线框具有电路小片垫及一个或多个将电路小片垫固定到侧轨的系杆。所述方法沿引线框平面部分的一个边缘形成栓柱。所述栓柱将电连接并机械连接到功率MOSFET的漏极。特定来说,切割电路小片垫的一个或多个边缘以形成具有在与所述电路小片垫相同的平面中从所述电路小片垫延伸的平坦凸出部分的边缘。然后将所述平坦凸出部分整形为具有锥形尖端的栓柱,优选地为具有梯形形状的尖端。由常规金属加工或冲压机器将所述栓柱整形。接下来,在与每一栓柱连接边缘相邻的电路小片垫表面中形成弯曲凹槽。所述弯曲凹槽相对较浅。然后,将所述栓柱连接边缘竖直折叠以使所述栓柱横切于电路小片垫的平面而延伸。为使引线框材料中的应力达到最小,可用两个或多个步骤实施所述弯曲操作。当所述栓柱连接边缘处于其竖直位置时,拍击所述栓柱的尖端以将所述尖端设置在共用平面中。
因此,上述归纳的方法向折叠倒装芯片封装半导体装置提供具有用于保持功率MOSFET或其他类似装置的平面表面的电路小片附装垫。所述平面表面上的粘合剂层或焊料层将电路小片保持在所述电路小片垫上。至少一个沿所述电路小片附装垫一个边缘的壁具有多个横切地所述电路小片附装垫的平面延伸的栓柱,以承载功率MOSFET背侧到包含源极触点及栅极触点球栅阵列的功率半导体的另一侧的平面的电连接。每一栓柱连接壁均具有能够使所述壁竖直弯曲的缓冲凹槽。
附图说明
图1显示形成具有三个栓柱连接侧边的折叠引线框的一系列步骤。
图2显示用于将在折叠引线框中的平坦凸出部分的尖端金属加工成竖直梯形栓柱的一系列步骤。
图3为显示如何移除将电路小片垫连接到侧轨的系杆的一系列步骤。
图4(a)及图4(b)为现有技术单侧引线框与根据本发明制作的单侧引线框的比较平面图。
图5(a)及图5(b)为单侧折叠封装的平面图及剖面图。
图6(a)、(b)及(c)是具有栓柱连接边缘的折叠引线框的视图,所述边缘有三个角度中的一个角度。
图7(a)及7(b)分别地显示一个栓柱的部分平面图及栓柱的剖面图。
图8为一个现有技术封装的透视图。
图9为另一现有技术封装的透视图。
图10为针对图9封装的处理流程图。
具体实施方式
现在转向图1,图中显示电路小片附装垫(DAP)30。通常将其连接到引线框,但为了更好地图解说明金属形成过程省略所述连接结构。所述过程从步骤20开始,其中DAP 30提供有上表面31、下表面32,及四个边缘32、33、34、35。
在下一步骤21中,修剪所述边缘以形成若干由间隔37彼此隔开的平坦凸出部分36。在图1的实施例中,三个边缘32、34及35形成为平坦凸出部分36。剩余边缘33同样修剪为将DAP 30连接到引线框(未图示)的一对系杆41、42。所述平坦凸出部分中的一者更详细地显示于图2的步骤50中。凸出部分36具有坚固的矩形细长结构,其终止于大致横切于DAP 30的上表面及下表面31、32的平面表面60。
返回到图1,下一步骤22在凸出部分36的顶部形成梯形尖端。图2更详细地显示所述梯形尖端。由机器制成紧挨尖端60的凸出部分各侧边的边缘以呈现内向安置且向凸出部分36的中心轴倾斜的角度。这个步骤更详细地显示为图2中的步骤51。应注意,紧挨顶端60的凸出部分36的每一壁均偏斜到朝平行于栓柱36长度的轴倾斜的角度。步骤51显示靠近尖端65的上表面和下表面61、63如何倾斜,且所属技术领域的技术人员将了解,另外两个表面62、64以同样的方式倾斜。倾斜的表面61、62、63、64终止于减小的尖端表面65上,由此形成梯形形状的柱状尖端。在优选实施例中,栓柱36具有位于垂直于其中心轴截取的平面中的正方形横截面。当然,所述栓柱可具有矩形横截面且仍提供梯形形状的尖端。如果所述栓柱具有其他形状的横截面,则所述栓柱仍可提供倾斜的平面表面以将所述栓柱的细长壁削细到尖端。因此,将三个、四个、五个或更多圆栓柱表面均视为在本发明的范围内。
所属技术领域的技术人员将了解,所述梯形栓柱尖端形成于电路小片垫30的边缘中。所述形成操作使用金属加工工具及模具来将所述栓柱的尖端整形为合意的梯形形状。同样地,仅有极小部分的电路小片垫30的金属将受到所述整形操作。此外,所述整形操作将所述栓柱整形到与电路小片垫30的平面相同的平面中。这种金属加工操作比现有技术操作更容易实施,在现有技术操作中将金属挤压到横切于电路小片垫30的平面的模具腔中。
在尖端形成步骤期间,将尖端60及所述梯形的四个角均变圆。参见图5(a)及图5(b)。实例性栓柱202具有下列特征。栓柱202可具有约为0.25×0.25mm的正方形基座215或约为0.20×0.25mm的矩形基座。系杆具有约为0.23mm的长度212且其初始宽度214约为0.15mm且其最终宽度218约为0.25mm。缓冲宽度213约为0.20mm且缓冲深度211约为0.05到0.075mm。系杆角度217约为45度。
前文给出所量得的各尺寸彼此之间相互关系的至少一个特定实例。因此,所述栓柱的高度为引线框厚度的一到两倍之间。所述栓柱的基座为正方形或矩形且至少两个侧边的长度与引线框的厚度相同。缓冲凹槽的深度与宽度均约为引线框厚度的2%。尖端的平坦部分203为正方形区域,其周长约为所述尖端基座周长的一半且其面积为所述基座面积大小的20%与40%之间。所属技术领域的技术人员可容易地确定上述及其他相关的关系。
栓柱209的高度约为0.450,允许其在电路小片垫30上的正“零”mm及负0.035-mm的公差。梯形角度201约为60度。梯形表面各面的角变圆,优选地以0.05mm的曲率半径202的圆形。折叠栓柱角度56在85度与95度之间。角缓冲深度208及宽度207约为0.05mm。所述栓柱的尖端具有每一侧均近似为0.13mm的正方形平坦表面。在拍击操作期间形成所述平坦表面。同样地,栓柱尖端202呈现锥形轮廓,从而导致很小的平坦表面以使其容易地钎焊到电路板。
在所述形成步骤之后,DAP 30经历第一与第二弯曲步骤23、24。在弯曲之前,将凹槽(优选地为v形凹槽66)机器加工到DAP 30的表面31中。由图2的步骤52可见凹槽66的更多细节。在所述第一弯曲步骤(图1中为23;图2中为53)中将梯形尖端弯曲到第一角度67。所述角度约为45度。步骤24、54的第二角度68约为90度。优选地,为了给栓柱36中的金属适应由弯曲所致张力的时间,可用两个或更多步骤弯曲栓柱36。如果用一个步骤将所述栓柱弯曲到90度的角度,则所述栓柱在弯曲时可能会断裂。所属技术领域的技术人员应了解,随着栓柱36的弯曲,那些紧挨所述v形凹槽的部分受到挤压且在所述v形凹槽远端且靠近下表面63的部分将受到拉力。这将在金属中形成内应力且过于迅速地弯曲到90度可导致金属在弯曲时断开。
将栓柱折叠到90度是困难的。引线框的金属具有一定弹力且在弯曲过程期间往往会回弹。同样地,针对接受标称的至少90度范围内的弯曲而采取措施。在优选实施例中,所述标称弯曲选择为90度。参见图6(b)中的角度56.2。由于制造时有6度的自由度,所述角度可在如图6(a)中角度56.1所示的95度与如图6(c)中角度56.3所示的85度之间。
回到图1,最终步骤25为拍击步骤。作为这个步骤的一部分,轻打梯形尖端36的顶部65来移除其上任何残余毛口且将所述栓柱的尖端布置在共用平面中。拍击是得到良好控制的过程。其不向竖直栓柱施加过多的应力。然而,如果所述栓柱在拍击期间确实往往会弯曲,则所属技术领域的技术人员熟悉对所述栓柱的至少两个相对侧面提供支撑以使所述栓柱在拍击期间受到支撑。这些支撑(未图示)将减少或防止所述栓柱压曲。
可对形成为栓柱的DAP 30的一个、两个或三个边缘采用本发明。有可能形成四个具有栓柱的边缘。然而,人们应该记住,栓柱连接边缘的目的是向半导体电路小片60底部上的电极提供电接触。对几乎所有应用而言,三个栓柱连接边缘足以向电路小片60的背侧提供良好的电接触。在许多应用中,单个栓柱连接边缘便足够。下文说明将解释如何使用本发明来得到三个边缘的栓柱连接封装及一个边缘的栓柱连接封装。可通过使用三侧方法来制作两个边缘的栓柱连接封装且不在一个侧边上形成边缘或通过修改所述单侧封装来形成第二栓柱连接边缘。
转向图3.1-3.4,图中显示具有有一个或多个DAP 30的引线框70的本发明一个实施例。每一DAP 30均具有三个含有弯曲栓柱36的边缘。DAP 30附装到侧轨71、72。一对系杆73、74将DAP 30的两个角连接到侧轨72。应注意,边缘30.1与侧轨72之间存在间隔。相对边缘30.4与另一侧轨71共同延伸。针对一系列DAP 30重新制造连接在侧轨71、72之间的DAP 30的模板且可将多达六个或更多的DAP 30定位在引线框70中的一对侧轨71、72之间。半导体装置60固定到DAP 30的中心部分31。半导体装置60的表面65包含共用触点。通常所述共用触点是MOSFET的漏极或是双极晶体管的集流器。装置60的另一表面包含球或栓柱61阵列。在所述装置为MOSFET的情况下,大多数球或栓柱连接到源极区域且至少一个球或栓柱连接到栅极。对双极装置来说,大多数球或栓柱将连接到发射极区域且至少一个球或栓柱将连接到装置60表面上的基座区域。
图3.2是对应于图3.1的部分视图,但其中未显示侧轨。在显示于图3.3中的下一步骤中,残余的DAP及装置60识别于外廓80中。在下面的步骤中,适当的修剪机器将系杆73、74从侧轨72切下且将侧轨71不必要的部分从DAP 30切下,只留下具有装置60的单个的DAP 30,如图3.4中所示。单个的DAP 30及装置60准备用于在印制电路板上安装倒装芯片或可个别地进行封装。
转向图4(a)-4(b),图中将引线框103上的现有技术单侧凸起与另一引线框70.1上的本发明中的单个栓柱连接边缘封装进行比较。现有技术组合具有DAP 104且在DAP 104的一个边缘上具有已打孔的凸起60。现有技术装置具有整体轨且所述DAP通过连续的DAP 104之间的间隔而彼此隔开。本发明封装具有两个截然不同的侧轨71.1与72.1,其中DAP 30在所述两个侧轨之间延伸并由四个系杆支撑。在将电路小片固定到DAP30之后,单个化机器切下侧轨71.1、72.1与DAP30之间的系杆。然后拾取及放置机器找回DAP 30并将其放置在印制电路板上且将其钎焊在适当的位置。
图7(a)及图7(b)中显示具有电路小片314及单侧梯形边缘310的已完成折叠框架300。折叠栓柱壁301具有约1.45mm的宽度且整个封装宽度311约为1.550mm。焊膏形成物302将电路小片360保持在电路小片垫325上。封装300具有约为1.550mm的长度303。电路小片垫314的长度308约为1.25mm。封装300具有约为1.55mm的宽度305。所述栓柱的尖端到DAP表面的距离312约为0.42mm且封装321的总高度约为0.67mm。所述栓柱尖端具有约为0.05mm的曲率313。焊料凸起315具有约为300μm的直径。总封装高度317约为0.71mm。电路小片314及球栅阵列的结合高度约为0.46mm。
一般来说,单侧折叠封装对例如图5(a)及图5(b)中显示的较小电路小片是足够的。然而,较大尺寸的电路小片通常需要两侧或三侧栓柱连接折叠壁来提供所述电路小片后端到电路板的可靠电连接并将折叠封装可靠地机械附装到电路板上。
当与用来产生现有技术封装的冲压、精压及打孔方法进行比较时,本发明的方法和设备具有优良的经济利益。下文的论述将现有技术过程与本发明所示设备进行比较。
图10中显示实例性现有技术冲压操作。冲压设备可包括具有多个冲压元件(有时称作冲压工具(未图示))的冲压机器及对应的冲压模具120。所述冲压模具具有经配置以容纳所述多个冲压元件的凹陷。在实例性过程中,将金属层100放置在冲压模具上。当所述金属层位于冲压模具上时,所述冲压元件对金属层进行打孔。在打孔期间,冲压元件将部分金属层推入冲压模具的凹陷中而不穿透所述金属层。施加在金属层的压力使部分金属层发生变形以在所述金属层中形成多个冲压凸起。可重复这个冲压过程以在所述金属层中形成多组凸起。具体来说,现有技术引线框100具有两个规格:栓柱剖面的101部分约为0.75mm且最终电路小片垫厚度的102部分约为0.33mm。深层精压所述0.75mm材料以形成具有0.33mm的厚度的电路小片垫部分及具有原始厚度的边缘部分102。接下来对较厚部分101进行打孔以形成突出在引线框较厚部分101表面上方的圆栓柱104。那样可产生最终产物109。
相反,本发明可以不足0.75mm且可薄至0.25mm的引线框开始。因此,本发明既提供整个引线框的均匀厚度且又需要较少的材料。对既存在于现有技术中又存在于本发明中的对应的引线框而言,本发明仅需要现有技术所需材料的三分之一。只在材料成本方面,本发明就使材料成本减少了66%。虽然任何一个封装的材料成本都很小,但当将所述材料成本乘以由即使小制造商通常每年所生产的数百万个封装时,对制造商而言成本节省是非常显著的。
本发明同样更容易制造。对现有技术引线框操作的深层精压过程需要高吨位精压及冲压设备。相反,较轻重量的修剪及制作机器足以形成本发明的折叠引线框。
本发明的另一优点是不用冲压或另外薄化或接触其电路小片垫。单规格材料的使用提供比现有技术装置更稳固的已完成已安装的半导体装置。相反,现有技术使现有技术引线框的相对较大区域发生变形以制作比边缘栓柱薄的电路小片垫。对现有技术电路小片垫的冲压和精压可使所述垫破裂。
据信,冲压和精压在电路小片垫材料中形成内应力。在进一部过程或检验步骤期间,可加热或冷却引线框且那样可释放内应力。在释放应力时,电路小片可脱离电路小片垫。对某些断开部分的分析显示,电路小片破裂或剥离电路小片垫。据信,由冲压和精压引起的内部机械应力导致电路小片垫伸展及/或收缩且由此将电路小片从电路小片垫脱离。相反,本发明不精压或冲压电路小片垫且因此电路小片垫中不存在不必要的应力。电路小片从电路小片垫的剥离在使用本发明时最终被消除。
当系杆从电路小片垫切离时,现有技术双规格引线框会遇到麻烦。因为系杆比电路小片垫厚,所以切下系杆的步骤可对电路小片垫强加扭力。因为电路小片垫比系杆薄,所以电路小片垫往往会扭曲且所述扭曲动作可使电路小片垫破裂或将电路小片从电路小片垫分离或两种情况均发生。相反,本发明的单规格引线框不具有这种扭力及扭曲,因为所述引线框的所有部分均为相同规格。
形成双规格引线框比形成单规格引线框更困难。本发明的单规格引线框具有较薄的栓柱连接边缘。因此,本发明可沿边缘形成比现有技术可形成的多的栓柱,因为本发明的栓柱只在其尖端被切割及整形。相反,现有技术的栓柱是通过迫使金属进入电路小片空腔中而制成的。使用那种技术可通过需用于防止金属断开的支撑来限制柱状尖端之间的间距或间隔。
本发明的另一优点是其以最小复杂度在一个、两个或三个边缘上形成栓柱的能力。由于最主要的金属加工步骤是材料移除而不是变形,本发明过程不需要很深的电路小片空腔和很大的支撑区域来防止金属断开。而是,本发明移除金属来形成所述栓柱并移除更多金属来为弯曲步骤做准备。仅加工所述栓柱的尖端且将其加工为梯形尖端。只有当本发明中的金属处于水平位置中时才对其进行加工。相反,现有技术使用金属变形通过将金属从一个面挤压到垂直于所述金属所述面的面来形成整个栓柱。
根据本发明,人们可容易地将所述栓柱凸起延伸到两个或三个边缘且也可容易地移除所述系杆,因为所述引线框的所有元件均具有相同规格。然而,现有技术引线框具有针对栓柱连接边缘的较厚规格。那样将很难将栓柱安放到两个或三个边缘上。应记住,现有技术边缘的厚度为0.75mm且因此那些边缘的系杆将具有相近的厚度。这样厚的系杆很难切割及修剪。
Claims (24)
1.一种用于封装半导体电路小片的方法,其包括以下步骤:
提供引线框,其具有用于容纳及保持所述半导体电路小片的平面部分;
沿所述引线框的所述平面部分的第一边缘形成一个或多个栓柱;
在所述平面部分的表面中形成凹槽,所述平面部分平行于所述第一边缘而安置且与所述第一边缘间隔开;
在所述一个或多个栓柱中的每一个栓柱的末端形成一个具有四个侧面呈锥形的尖端;
绕所述凹槽将所述第一边缘相对于所述引线框的所述平面部分弯曲到一角度。
2.如权利要求1所述的方法,其中所述角度在84度与90度之间。
3.如权利要求1所述的方法,其中所述形成一个或多个栓柱的步骤包括从所述第一边缘移除材料以沿所述第一边缘留下所述一个或多个栓柱。
4.如权利要求1所述的方法,其进一步包括拍击所述一个或多个栓柱中的每一个栓柱上的尖端的步骤。
5.如权利要求1所述的方法,其中所述形成凹槽的步骤包含将v形凹槽以机器加工的方式加工到所述引线框的所述平面部分的所述表面中。
6.如权利要求1所述的方法,其进一步包括:
向半导体电路小片提供电路小片附装表面及球栅阵列表面;及
将所述半导体电路小片的所述电路小片附装表面附装到所述引线框的所述平面部分以使所述球栅阵列面向远离所述引线框的所述平面部分;及
其中形成所述凹槽及弯曲所述引线框的第一边缘,使所述一个或多个栓柱中的每一个栓柱上的尖端与位于所述半导体电路小片的表面上的球栅阵列共面。
7.如权利要求1所述的方法,其进一步包括以下步骤:
提供半导体电路小片,其中一个表面上仅有一个端子且其其他表面上有一个或多个端子;
在仅有一个端子的所述表面上形成平面触点且在所述其他表面上形成触点的球栅阵列;及
将所述半导体电路小片的所述平面触点附装到所述引线框的所述平面部分;
其中形成所述凹槽及弯曲所述引线框的第一边缘,使所述一个或多个栓柱中的每一个栓柱上的尖端与所述球栅阵列共面。
8.如权利要求7所述的方法,其中所述半导体电路小片为MOSFET且仅有一个端子的所述表面载携漏极端子,且另一表面载携源极和栅极端子。
9.如权利要求1所述的方法,其进一步包括:
沿所述引线框的所述平面部分的第二边缘形成一个或多个栓柱;
在所述平面部分的所述表面中形成第二凹槽,所述平面部分平行于所述第二边缘而安置且与所述第二边缘间隔开;及
将所述第二边缘相对于所述引线框的所述平面部分弯曲到一角度。
10.如权利要求9所述的方法,其进一步包括:
沿所述引线框的所述平面部分的第三边缘形成一个或多个栓柱;
在所述平面部分的所述表面中形成第三凹槽,所述平面部分平行于所述第三边缘而安置且与所述第三边缘间隔开;
将所述第三边缘相对于所述引线框的所述平面部分弯曲到一角度。
11.一种倒装芯片封装半导体装置,其包括:
电路小片附装垫,其包括用于容纳半导体电路小片的平面部分;
粘合剂层或焊料层,其在所述平面部分上用于保持半导体电路小片;
半导体电路小片,其具有一个面向所述电路小片附装垫的所述平面部分且通过所述粘合剂层或焊料层附装到所述平面部分的表面;
壁,其沿所述电路小片附装垫的一个边缘延伸横切于所述电路小片附装垫而安置;及
多个栓柱,其从所述壁延伸且彼此间隔开;
其中所述多个栓柱的末端具有其四个侧面呈梯形的渐窄尖端。
12.如权利要求11所述的倒装芯片封装半导体装置,其中所述半导体电路小片进一步包括位于与面向所述电路小片附装垫的所述平面部分的所述表面相对的表面上的凸起或球阵列。
13.如权利要求12所述的倒装芯片封装半导体装置,其中所述栓柱的尖端与所述凸起或球阵列的尖端位于共同的平面中。
14.如权利要求11所述的倒装芯片封装半导体装置,其中所述电路小片附装垫及壁由铜或铜合金片形成。
15.一种倒装芯片封装半导体装置,其包括:
电路小片附装垫,其包括用于容纳半导体电路小片且被一个或多个边缘围绕的平面部分;
粘合剂层或焊料层,其在所述平面部分上用于保持半导体电路小片;
半导体电路小片,其具有一个通过粘合剂或焊料附装到所述电路小片附装垫的所述平面部分的表面及具有凸起或球触点的另一表面;
一个或多个壁,每一壁均沿所述电路小片附装垫的边缘延伸且横切于所述电路小片附装垫而安置;及
多个栓柱,其从所述一个或多个壁中的每一个壁彼此间隔地延伸且彼此间隔开;
其中所述多个栓柱中的每一个栓柱的末端具有一个其四个侧面呈梯形的渐窄尖端。
16.如权利要求15所述的倒装芯片封装半导体,其中所述电路小片附装垫具有四个边缘及至少一个具有栓柱的壁。
17.如权利要求15所述的倒装芯片封装半导体,其中所述电路小片附装垫具有四个边缘及至少两个具有栓柱的壁。
18.如权利要求15所述的倒装芯片封装半导体,其中所述电路小片附装垫具有四个边缘及至少三个具有栓柱的壁。
19.如权利要求15所述的倒装芯片封装半导体,其中所述栓柱的顶端与所述凸起或球触点大致共面。
20.如权利要求15所述的倒装芯片封装半导体,其中电路小片附装垫的被移除部分形成凹槽,所述凹槽用来界定所述一个或多个壁中的每一个壁的基座与所述电路小片附装垫的接口。
21.如权利要求15所述的倒装芯片封装半导体,其中所述一个或多个壁中的每一个壁绕一个轴而弯曲,所述轴由与各自的壁相关联的凹槽界定。
22.如权利要求20所述的倒装芯片封装半导体,其中所述电路小片附装垫与所述一个或多个壁包括共用材料且所述一个或多个壁的基座与所述电路小片附装垫的所述接口进一步由所述共用材料的弯曲来界定。
23.一种用于封装半导体电路小片的方法,其包括以下步骤:
向引线框提供平面电路小片附装垫,其用于容纳及保持所述半导体电路小片;
将栓柱推到所述平面电路小片附装垫的一个或多个边缘中以形成从每一已打孔边缘伸出的一个或多个栓柱;及
在紧挨每一已打孔边缘的所述平面电路小片附装垫的表面中切割凹槽;
执行第一弯曲步骤和第二弯曲步骤,在所述第一弯曲步骤和所述第二弯曲步骤中,沿朝向每一已打孔边缘各自的切割凹槽的方向绕其各自切割凹槽弯曲每一已打孔边缘以相对于所述平面电路小片附装垫成一角度安置所述具有栓柱的已打孔边缘。
24.如权利要求23所述的方法,其进一步包括以下步骤:
向半导体电路小片提供一个具有平面触点的平面表面及具有凸起触点的相对表面;
将所述半导体电路小片的所述平面表面附装到所述平面电路小片附装垫;及
绕平行于每一具有栓柱的已打孔边缘各自的凹槽的轴弯曲所述已打孔边缘,直到所述栓柱的末端与所述半导体电路小片表面的所述凸起触点的尖端共面。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/179,348 | 2005-07-12 | ||
US11/179,348 US7402462B2 (en) | 2005-07-12 | 2005-07-12 | Folded frame carrier for MOSFET BGA |
PCT/US2006/027167 WO2007009024A2 (en) | 2005-07-12 | 2006-07-12 | Folded frame carrier for mosfet bga |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101553908A CN101553908A (zh) | 2009-10-07 |
CN101553908B true CN101553908B (zh) | 2012-06-13 |
Family
ID=37637955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2006800332195A Expired - Fee Related CN101553908B (zh) | 2005-07-12 | 2006-07-12 | 用于mosfet bga的折叠框架载体 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7402462B2 (zh) |
JP (1) | JP4903205B2 (zh) |
KR (1) | KR101321190B1 (zh) |
CN (1) | CN101553908B (zh) |
DE (1) | DE112006001866T5 (zh) |
TW (1) | TWI395301B (zh) |
WO (1) | WO2007009024A2 (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4977378B2 (ja) * | 2006-02-23 | 2012-07-18 | 山梨日本電気株式会社 | 磁気センサ、回転検出装置及び位置検出装置 |
US20090166826A1 (en) * | 2007-12-27 | 2009-07-02 | Janducayan Omar A | Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages |
US7855439B2 (en) * | 2008-08-28 | 2010-12-21 | Fairchild Semiconductor Corporation | Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same |
US7829988B2 (en) * | 2008-09-22 | 2010-11-09 | Fairchild Semiconductor Corporation | Stacking quad pre-molded component packages, systems using the same, and methods of making the same |
US8314499B2 (en) * | 2008-11-14 | 2012-11-20 | Fairchild Semiconductor Corporation | Flexible and stackable semiconductor die packages having thin patterned conductive layers |
JP6210818B2 (ja) * | 2013-09-30 | 2017-10-11 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
CN115939074B (zh) * | 2023-03-13 | 2023-08-22 | 新恒汇电子股份有限公司 | 一种新型双面柔性引线框架结构及其制备工艺 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1482709A (zh) * | 2002-07-30 | 2004-03-17 | 阿维科斯公司 | 用于夹持和放置电子器件的设备和方法 |
US6893901B2 (en) * | 2001-05-14 | 2005-05-17 | Fairchild Semiconductor Corporation | Carrier with metal bumps for semiconductor die packages |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6133634A (en) * | 1998-08-05 | 2000-10-17 | Fairchild Semiconductor Corporation | High performance flip chip package |
JP3851760B2 (ja) * | 2000-07-04 | 2006-11-29 | 松下電器産業株式会社 | 半導体装置、その実装方法、電子回路装置の製造方法及び該製造方法により製造された電子回路装置 |
JP2002270751A (ja) * | 2001-03-13 | 2002-09-20 | Fujitsu Denso Ltd | リード端子、リードフレームおよび電子部品 |
JP3868777B2 (ja) * | 2001-09-11 | 2007-01-17 | 株式会社東芝 | 半導体装置 |
US7122884B2 (en) * | 2002-04-16 | 2006-10-17 | Fairchild Semiconductor Corporation | Robust leaded molded packages and methods for forming the same |
JP3853263B2 (ja) * | 2002-07-08 | 2006-12-06 | Necエレクトロニクス株式会社 | 半導体装置 |
CN100533723C (zh) * | 2002-08-05 | 2009-08-26 | 奥斯兰姆奥普托半导体有限责任公司 | 电引线架的制造方法,表面安装的半导体器件的制造方法和引线架带 |
JP3757212B2 (ja) * | 2003-03-14 | 2006-03-22 | 東光株式会社 | 半導体装置 |
JP4248928B2 (ja) * | 2003-05-13 | 2009-04-02 | ローム株式会社 | 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置 |
TWI274406B (en) * | 2003-07-16 | 2007-02-21 | Freescale Semiconductor Inc | Dual gauge leadframe |
TWI224841B (en) * | 2003-08-20 | 2004-12-01 | Chipmos Technologies Inc | Film ball grid array package structure of an image sensor |
-
2005
- 2005-07-12 US US11/179,348 patent/US7402462B2/en not_active Expired - Fee Related
-
2006
- 2006-07-11 TW TW095125352A patent/TWI395301B/zh not_active IP Right Cessation
- 2006-07-12 WO PCT/US2006/027167 patent/WO2007009024A2/en active Application Filing
- 2006-07-12 CN CN2006800332195A patent/CN101553908B/zh not_active Expired - Fee Related
- 2006-07-12 DE DE112006001866T patent/DE112006001866T5/de not_active Withdrawn
- 2006-07-12 KR KR1020087000712A patent/KR101321190B1/ko not_active IP Right Cessation
- 2006-07-12 JP JP2008521595A patent/JP4903205B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6893901B2 (en) * | 2001-05-14 | 2005-05-17 | Fairchild Semiconductor Corporation | Carrier with metal bumps for semiconductor die packages |
CN1482709A (zh) * | 2002-07-30 | 2004-03-17 | 阿维科斯公司 | 用于夹持和放置电子器件的设备和方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2007009024A3 (en) | 2009-04-09 |
TW200713526A (en) | 2007-04-01 |
KR20080031270A (ko) | 2008-04-08 |
JP4903205B2 (ja) | 2012-03-28 |
TWI395301B (zh) | 2013-05-01 |
US20070015316A1 (en) | 2007-01-18 |
US7402462B2 (en) | 2008-07-22 |
CN101553908A (zh) | 2009-10-07 |
WO2007009024A2 (en) | 2007-01-18 |
JP2009502026A (ja) | 2009-01-22 |
DE112006001866T5 (de) | 2008-05-15 |
KR101321190B1 (ko) | 2013-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101553908B (zh) | 用于mosfet bga的折叠框架载体 | |
US6580161B2 (en) | Semiconductor device and method of making the same | |
US6762067B1 (en) | Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails | |
US8058107B2 (en) | Semiconductor die package using leadframe and clip and method of manufacturing | |
CN100361349C (zh) | 一种网格焊台阵列插座触头 | |
CN100440493C (zh) | 半导体集成电路器件 | |
US20060131747A1 (en) | Carrier with metal bumps for semiconductor die packages | |
KR20120125462A (ko) | 반도체 패키지 및 방법 | |
WO2007067998A2 (en) | Device and method for assembling a top and bottom exposed packaged semiconductor | |
CN102725914A (zh) | 压配合端子及半导体装置 | |
US20020066963A1 (en) | Ball-less clip bonding | |
JP4672201B2 (ja) | 半導体装置の製造方法 | |
US4616250A (en) | Contact assembly for small semiconductor device | |
CN105448871B (zh) | 功率半导体器件及制备方法 | |
US6459143B2 (en) | Method of packaging fuses | |
JPH08148623A (ja) | 半導体装置 | |
EP0204102A2 (en) | Direct connection of lead frame having flexible, tapered leads and mechanical die support | |
US6281043B1 (en) | Fabrication of hybrid semiconductor devices | |
CN215815862U (zh) | 功率模块内部连接铜片及功率半导体模块 | |
US20220336331A1 (en) | Electronic device with exposed tie bar | |
US20240120261A1 (en) | Semiconductor device | |
TW200939432A (en) | Circuit device and manufacturing method thereof | |
MXPA03004725A (es) | Componente electrico, arreglo del componente y procedimiento para la fabricacion del arreglo. | |
JP3250213B2 (ja) | リードフレーム及びその製造方法並びに樹脂封止型半導体装置及びその製造方法 | |
JP5341389B2 (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120613 Termination date: 20160712 |