CN101552011B - 激光驱动电路、其记录补偿方法和光盘装置 - Google Patents

激光驱动电路、其记录补偿方法和光盘装置 Download PDF

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Abstract

本发明公开了一种激光驱动电路、记录补偿方法和光盘装置，其中，该激光驱动电路采用记录补偿电路，记录补偿电路被配置为基于提供给记录补偿电路的记录数据和记录时钟信号来生成激光的发光定时，该记录补偿电路包括：相位同步电路；时滞确定电路；以及数据锁存电路。通过本发明，即使记录数据和记录时钟信号之间存在差异也能够在不产生错误的情况下将数据锁存在激光驱动电路的记录补偿电路中，而不需要复杂的配置。

Description

激光驱动电路、其记录补偿方法和光盘装置
相关申请的交叉参考 
本申请包含于2008年3月31日向日本专利局提交的日本优先权专利申请JP 2008-092815的主题，其全部内容结合于此作为参考。 
技术领域
本发明涉及用在光盘装置中的作为设置有记录补偿电路的电路的激光驱动电路，并且还涉及用于将数据记录到光盘上的光盘装置。 
背景技术
图1A～图1D分别是在用于将数据WDT记录到光盘上的常用方法的描述中所涉及到的说明图。在本专利说明书中，将记录到光盘上的数据WDT称为记录数据WDT。更具体地，图1A是示出了记录时钟信号WCK的波形的说明图，而图1B是示出了记录数据WDT的波形的说明图。图1C是示出了记录在光盘上的记录标记WMK的说明图，而图1D是示出了由上述激光驱动电路驱动的激光器所生成的光的波形的说明图。 
通过采用所谓的光强度调制方法将数据WDT记录到大多数的光盘上，从而根据在记录数据的处理中所使用的光学功率(或光功率)的强度改变来在光盘上形成标记WMK和空白。 
在仅产生极少错误的记录处理中将数据WDT记录到光盘上的过程中，光学功率的改变不会影响到记录数据WDT自身的改变。相反，如图1D的说明图所示，光学功率具有由每个都类似梳子的部分构成的波形。 
需要通过使调整单位小于图1A的说明图所示的通道时钟间隔Tw来调整图1D的说明图所示的发光图案的每个沿的定时。调整单位的典型实例为Tw/40、Tw/32和Tw/16。 
生成如图1D的说明图所示的发光图案的发明被称为记录补偿，而通过上述记录补偿电路根据如图1B的说明图所示的记录数据WDT来确定发光图案的每个沿的定时。 
图2A和图2B中的每个均是示出了光盘装置中的激光驱动系统的典型配置的说明图，该激光驱动系统包括上述的激光驱动电路和之前所引用的记录补偿电路。 
图2A的说明图所示的作为光盘装置系统的现有激光驱动系统1采用了光学头2和驱动基板3。光学头2是其上安装有半导体激光和光学部件的部件。另一方面，驱动基板3是其上安装有控制电路的基板。 
为了使光学头2可以沿光盘的径向移动，通过使用柔性基板4使光学头2和驱动基板3彼此连接。 
在现有的激光驱动系统1中，如图2A的说明图所示，将记录补偿电路5安装在驱动基板3上。安装在驱动基板3上的记录补偿电路5通过柔性基板4向安装在光学头2上的用作激光驱动电路6的IC提供表示发光定时的信号。另一方面，安装在驱动基板3上的激光功率控制电路通过柔性基板4向激光驱动电路6施加表示激 光功率(上述的光或光学功率)的电压。根据表示激光功率的电压，激光驱动电路6生成用于驱动半导体激光LD以进入发光状态的驱动电流。 
表示发光定时的信号具有根据每个均小于图1A的说明图所示的通道时钟间隔TW的单位表示的定时信息。然而，随着近年记录速度的提高，变得难以通过柔性基板4将表示发光定时的信号传输给激光驱动电路6。 
为了解决上述问题，在图2B所示的用作该问题的解决方案的激光驱动系统1A的典型配置中，激光驱动电路6A包括内嵌的记录补偿电路5。代替通过柔性基板4向激光驱动电路6提供关于发光定时的信息，驱动基板3A通过柔性基板4向记录补偿电路5输出记录时钟信号WCK和记录数据WDT。由于记录时钟信号WCK和记录数据WDT中的每个都是具有等于通道时钟间隔Tw的间隔大小的信号，所以记录时钟脉冲WCK和记录数据WDT都不太会受到柔性基板4的传输特性的影响。 
发明内容
即使在典型解决方案的激光驱动电路1A的配置(其中，如图2B所示，激光驱动电路6A包括内嵌的记录补偿电路5，并且记录时钟信号WCK和记录数据WDT中的每个都是具有等于通道时钟间隔Tw的间隔大小的信号)的情况下，仍会由于电路特性的变化以及传输特性的变化而在记录时钟信号WCK和记录数据WDT之间产生相位变化。 
由于相位的变化使得大小和数值增加，所以记录数据WDT不再能够被正确地锁存在记录补偿电路5中。因此，需要一种能够校正记录时钟信号WCK和记录数据WDT之间的相位变化的功能。 
在日本专利第3,931,133号(以下称为专利文献1)中公开了一种光盘装置和用于该装置的相位调整方法，以用作通过使用用于校正相位变化的技术而提供的装置和方法。根据专利文献1中所公开的技术，通过使用被具有频率比通道时钟信号的频率高的时钟信号驱动的计数器来检测记录数据WDT和记录时钟信号WCK之间的相位差，并根据检测到的相位差来调整记录数据WDT或记录时钟信号WCK的延迟量以校正相位差。 
然而，根据专利文献1中所公开的相位调整方法，光盘装置需要被具有频率比通道时钟信号的频率高的时钟信号所驱动的计数器以及用于调整延迟量的延迟电路。因此，这种相位调整方法具有配置复杂的缺点。 
为了解决上述问题，需要提供一种即使在记录数据和记录时钟信号之间存在相位差，仍能够在不产生错误的情况下将数据锁存在激光驱动电路的记录补偿电路中而不需要复杂配置的激光驱动电路，并且还需要提供一种使用该激光驱动电路的光盘装置。 
根据本发明第一实施例提供的激光驱动电路采用了记录补偿电路，该记录补偿电路用于基于提供给记录补偿电路的记录数据和记录时钟信号来生成激光的发光定时。该记录补偿电路包括：相位同步电路，用于生成具有互不相同的相位的多个时钟信号以用作与提供给相位同步电路的记录时钟信号同步的时钟信号；以及时滞(skew，时间偏移)确定电路，用于以对应于提供给时滞确定电路的记录数据的定时来锁存由相位同步电路生成的作为具有互不相同的相位的时钟信号的时钟信号中的一些(some of，一部分)时钟信号，并用于基于所锁存时钟信号的值的组合来确定对锁存记录数据的操作来说最优的相位。该记录补偿电路还包括：数据锁存电路，用于通过使用具有与由时滞确定电路执行的确定结果一致的相位的时钟信号来锁存提供给数据锁存电路的记录数据。 
数据锁存电路选择具有相对于提供给数据锁存电路的记录数据的相位具有定时余量的相位的时钟信号，以用作用于锁存记录数据的时钟信号。 
期望提供一种配置，其中，时滞确定电路具有：连续次数连贯性确定电路，用于执行验证作为以对应于(according to)提供给时滞确定电路的记录数据的定时，锁存由相位同步电路生成的作为具有互不相同的相位的时钟信号的每个时钟信号的操作结果，已在一行中连续多次获得相同值的处理。 
还期望提供一种配置，其中，时滞确定电路具有：时钟选择定时调整电路，用于在将用于锁存记录数据的数据锁存时钟信号从具有超前相位的时钟信号改变为具有滞后相位的时钟信号的操作中，以在具有超前相位的时钟信号的脉冲的下降沿与具有滞后相位的时钟信号的脉冲的上升沿之间的周期外的定时，改变数据锁存时钟信号。 
还期望提供一种配置，其中，在数据锁存电路通过使用具有相对于记录数据的相位具有定时余量的相位的时钟信号锁存提供给数据锁存电路的记录数据之后，数据锁存电路以与提供给相位同步电路的记录时钟信号同步的定时再次锁存记录数据。 
还期望提供一种配置，其中：时滞确定电路设置有用于根据由时滞确定电路确定为对锁存记录数据的操作来说最优的相位的相位来确定记录数据相对于提供给相位同步电路的记录时钟信号的时滞的功能；以及如果该功能确定时滞超过±1/2T，则时滞确定电路保持紧接在检测到超过±1/2T的时滞之前的最优数据锁存相位。 
根据本发明第二实施例提供的记录补偿方法用作用于基于提供给激光驱动电路的记录数据和记录时钟信号来生成激光的发光 定时的激光驱动电路的记录补偿方法。该记录补偿方法包括：相位同步步骤，生成具有互不相同的相位的多个时钟信号以用作与提供给激光驱动电路的记录时钟信号同步的时钟信号；以及时滞确定步骤，以对应于提供给激光驱动电路的被记录数据的定时来锁存在相位同步步骤中生成的作为具有互不相同的相位的时钟信号的时钟信号中的一些时钟信号，并基于所锁存的时钟信号的值的组合来确定对锁存记录数据的操作操作来说最优的相位。该记录补偿方法还包括：数据锁存步骤，通过使用具有与在时滞确定步骤中执行的确定结果一致的相位的时钟信号来锁存提供给激光驱动电路的记录数据。 
执行数据锁存步骤，以选择具有相对于提供给激光驱动电路的记录数据的相位具有定时余量的相位的时钟信号，以用作用于锁存记录数据的时钟信号。 
根据本发明的第三实施例，提供了一种用于通过使用激光来将记录数据记录到光盘媒体上的光盘装置。该光盘装置具有用于驱动激光的激光驱动电路，并采用用于基于提供给记录补偿电路的记录数据和记录时钟信号来生成激光的发光定时记录补偿电路。该记录补偿电路包括：相位同步电路，用于生成具有互不相同的相位的多个时钟信号以用作与提供给相位同步电路的记录时钟信号同步的时钟信号；以及时滞确定电路，用于以对应于提供给时滞确定电路的记录数据的定时来锁存由相位同步电路生成的作为具有互不相同的相位的时钟信号的时钟信号中的一些时钟信号，并用于基于所锁存的时钟信号的值的组合来确定对锁存记录数据的操作来说最优的相位。记录补偿电路还包括：数据锁存电路，用于通过使用具有与由时滞确定电路执行的确定结果一致的相位的时钟信号来锁存提供给数据锁存电路的记录数据。 
数据锁存电路选择具有相对于提供给数据锁存电路的记录数据的相位具有定时余量的相位的时钟信号，以用作用于锁存记录数据的时钟信号。 
根据本实施例，相位同步电路生成具有互不相同的相位的多个时钟信号以用作与提供给相位同步电路的记录时钟信号同步的时钟信号，并将时钟信号供应给时滞确定电路和数据锁存电路。 
时滞确定电路以对应于提供给时滞确定电路的记录数据的定时来锁存由相位同步电路生成的作为具有互不相同的相位的时钟信号的时钟信号中的一些时钟信号。此外，时滞确定电路基于所锁存的时钟信号的值的组合来确定对锁存记录数据的操作来说最优的相位。 
随后，数据锁存电路通过使用具有与由时滞确定电路执行的确定结果一致的相位的时钟信号来锁存提供给数据锁存电路的记录数据。数据锁存电路选择具有相对于记录数据的相位具有定时余量的相位的时钟信号，以用作用于锁存记录数据的时钟信号。 
根据本实施例，即使在记录数据和记录时钟信号之间存在相位差，仍能够在不产生错误的情况下锁存记录数据，而不需要复杂的配置。 
附图说明
图1A～图1D是在用于将数据WDT记录到光盘上的产用方法的描述中所参考的说明图； 
图2A和图2B是分别示出了在设置有记录补偿电路的光盘装置中的激光驱动系统的典型配置的说明图； 
图3是示出了组成根据本发明实施例的光盘装置的主要部件的模型配置的框图； 
图4是示出了在图3的框图所示的光盘装置中所采用的激光驱动IC中内嵌的记录补偿电路的典型配置的框图； 
图5是示出了在图4的框图所示的记录补偿电路中所采用的数据锁存部的典型具体配置的电路图； 
图6是示出了在由图5的框图所示的数据锁存部中所采用的时滞(skew)确定电路中包括的数据锁存相位确定电路所执行的确定具有对锁存记录数据的操作来说最优的相位的时钟信号的典型操作的描述中所参考的表格的示图； 
图7示出了由时滞确定电路121执行的确定具有对锁存记录数据的操作来说最优的相位的时钟信号的典型操作的时序图； 
图8是示出了在数据锁存部中所采用的数据锁存电路的第一选择器部相对于记录数据的中心的时钟选择范围的示图； 
图9是示出了选择器的时钟选择路径的示图； 
图10A和图10B是每个均示出了选择具有对锁存记录数据的操作来说最优的相位的时钟信号的操作的时序图的定时图； 
图11是示出了在描述时钟选择信号的定时调整中参考的表格的说明图； 
图12A和图12B是每个均示出了时钟选择转变状态的时序图的定时图； 
图13A～图13E是每个均示出了各种时滞的时序图的定时图； 
图14A～图14C是每个均示出了在锁存记录数据的操作中发生的典型失败的情况下所生成的信号的时序图的定时图； 
图15A～图15D是在时滞调整范围的描述中所参考的说明图；以及 
图16是示出了数据锁存相位确定电路的状态转变的示图。 
具体实施方式
以下将通过参考附图来阐述本发明的优选实施例。 
图3是示出了组成根据本发明实施例的光盘装置10的主要部件的模型配置的框图。图3的框图通过集中关注光盘装置10的激光驱动系统来示出配置。也就是说，框图并没有示出诸如光学系统和伺服系统的部分。 
光盘装置10采用了光学头20和驱动基板30。光学头20是其上安装有半导体激光LD、光学部件OPT和激光驱动电路21(或激光驱动IC(集成电路)21)的部件。另外，驱动基板30是其上安装有激光功率控制电路31的基板。 
为了使光学头20可以沿光盘的径向移动，通过使用柔性基板50使光学头20和驱动基板30彼此连接。 
驱动基板30向安装在光学头20上的激光驱动IC 21传输激光功率指示电压以及记录时钟信号WCK和记录数据WDT。代替表示发光定时的信号，驱动基板30向激光驱动IC 21传输记录时钟信号WCK和记录数据WDT。从驱动基板30接收表示激光功率的电压、 记录时钟信号WCK和记录数据WDT，激光驱动IC 21生成驱动电流，以驱动半导体激光LD发射用于将数据记录到光盘上的光。 
在激光驱动IC 21中内嵌记录补偿电路100。 
内嵌在激光驱动IC 21中的记录补偿电路100既不需要延迟电路也不需要以大于通道时钟信号的频率的频率进行操作的计数器。因此，可以提供以下配置：即使在记录数据WDT和记录时钟信号WCK之间存在相位差，仍可以在不产生错误的情况下锁存记录数据WDT而不需要复杂配置，可以容忍范围±1T内的相位差，并且即使在操作期间在该范围内检测到在记录数据WDT和记录时钟信号WCK之间存在相位差，仍可以在不改变来自激光的发光相位的情况下避免产生数据错误。 
以下描述将解释内嵌在激光驱动IC 21中的记录补偿电路100的具体配置和记录补偿电路100的功能的细节。 
图4是示出了根据本发明实施例的内嵌在激光驱动IC 21中的记录补偿电路100的典型配置的框图。 
如图4的框图所示，记录补偿电路100采用了PLL电路110(也称为相位同步电路)、数据锁存部120、数据确定电路130、发光定时数据RAM 140和定时生成电路150。 
PLL电路110是用于生成相位互不相同的多个时钟信号CK0～CKn以用作与提供给PLL电路110的记录时钟信号WCK同步的时钟信号并将时钟信号CK0～CKn提供给数据锁存部120、数据确定电路130和定时生成电路150的部件。 
PLL电路110被配置为采用相位比较器111和压控振荡器(VCO)112。相位比较器111是用于将提供给PLL电路110的记录时钟信号WCK的相位与时钟信号CK0的相位进行比较的部件。另一方面，VCO 112是用于生成相位互不相同的时钟信号CK0～CKn以用作与记录时钟信号WCK同步的时钟信号的部件。 
注意，在图4的框图中未示出在PLL电路110中所采用的其他部件。其他部件包括电荷泵。 
如图5的电路图所示，数据锁存部120采用了时滞确定电路121和数据锁存电路122。时滞确定电路121是用于以对应于提供给数据锁存部120的记录数据WDT的定时来锁存由PLL电路110生成以用作相位互不相同的时钟信号的时钟信号CK0～CKn中的一些时钟信号并用于基于被锁存的时钟信号CK的值的组合来确定对锁存记录数据WDT的操作来说最优的相位的电路。另一方面，数据锁存电路122是用于通过使用具有与时滞确定电路121执行的确定结果一致(conform to)的相位的时钟信号CK来锁存记录数据WDT的电路。数据锁存电路122选择具有相对于记录数据WDT的相位具有定时余量(timing margin)的相位的时钟信号CK以用作用于锁存记录数据WDT的时钟信号。 
稍后将详细描述在数据锁存部120中采用的时滞确定电路121和数据锁存电路122。 
在图4的框图所示的记录补偿电路100中，与PLL电路110生成的时钟信号CK0同步，数据确定电路130确定被数据锁存部120锁存的记录数据WDT的标记和空白长度，将作为确定结果获得的标记和空白长度提供给发光定时数据RAM 140。 
发光定时数据RAM 140是用于将关于发光定时的信息存储为与从数据确定电路130接收的标记和空白长度相关的信息的存储器。定时生成电路150从发光定时数据RAM 140读出关于发光定时的信息作为与标记和空白长度相关的信息。 
定时生成电路150还接收由PLL电路110生成的时钟信号CK0～CKn，以用作相位互不相同的时钟信号。定时生成电路150基于从发光定时数据RAM 140读出的、用作关于发光定时的信息的信息来选择所需要的定时，从而生成表示所需要定时的发光定时信号S150。 
以下描述将解释在图4的框图所示的记录补偿电路100中所采用的数据锁存部120的具体配置和数据锁存部120的功能。 
图5是示出了在图4的框图所示的记录补偿电路100中所采用的数据锁存部120的典型具体配置的电路图。 
注意，图5的电路图所示的数据锁存部120的典型具体配置在锁存记录数据WDT的操作中通常使用8个时钟信号CK0～CK7。 
如图5的电路图所示，PLL电路110生成相位互不相同的8个时钟信号CK0～CK7并将8个时钟信号CK0～CK7提供给数据锁存部120。时钟信号CK0具有与提供给PLL电路110的记录时钟信号WCK相同的相位。 
数据锁存部120具有时滞确定电路121和数据锁存电路122。 
时滞确定电路121采用了触发器FF0、FF2、FF4和FF6、数据锁存相位确定电路1211、连续次数连贯性确定电路1212以及时钟选择定时调整电路1213。在时滞确定电路121的这种典型配置中， 触发器FF0、FF2、FF4和FF6用于以对应于提供给数据锁存部120的记录数据WDT的定时来分别锁存时钟信号CK0、CK2、CK4和CK6。数据锁存相位确定电路1211是用于基于已分别被锁存在触发器FF0、FF2、FF4和FF6中的时钟信号CK0、CK2、CK4和CK6的值的组合来确定具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的部件。连续次数连贯性确定电路1212是用于执行验证作为以对应于记录数据WDT的定时分别在触发器FF0、FF2、FF4和FF6中锁存由相位同步电路110生成的作为相位互不相同的时钟信号的时钟信号CK0、CK2、CK4和CK6中的每个的操作的结果而已在一行中多次连续获得相同值的处理的电路。连续次数连贯性确定电路1212向时钟选择定时调整电路1213输出作为验证结果而获得的时钟(CLK)选择信号<0>和<1>。时钟选择定时调整电路1213是用于从连续次数连贯性确定电路1212接收时钟选择信号<0>和<1>，并用于在将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK改变为具有滞后相位的时钟信号CK的操作中，以在具有超前相位的时钟信号CK的脉冲的下降沿与具有滞后相位的时钟信号CK的脉冲的上升沿之间的周期外的定时，根据所接收的时钟选择信号<0>和<1>，改变具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的电路。作为将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK改变为具有滞后相位的时钟信号CK的结果，时钟选择定时调整电路1213生成时钟选择定时调整信号SLC1～SLC4。 
时滞确定电路121设置有用于从对锁存记录数据WDT的操作来说最优的相位(即，从由数据锁存相位确定电路1211确定的时钟信号CK的相位)确定记录数据WDT相对于所提供的记录时钟信号WCK的时滞的功能。如果该功能确定时滞超过±1/2T，则时 滞确定电路121保持将被用作对锁存记录数据的操作来说最优的相位的、紧接在检测超过±1/2T的时滞之前的最优数据锁存相位。 
连续次数连贯性确定电路1212被配置为包括连续次数连贯性确定部1212-0和连续次数连贯性确定部1212-1。连续次数连贯性确定部1212-0是用于以对应于记录数据的定时执行验证作为锁存由相位同步电路生成的作为相位互不相同的时钟信号CK的时钟信号CK中的每个的操作的结果而已在一行中连续多次获得的值的处理并输出CLK选择信号<0>的部件。同理，连续次数连贯性确定部1212-1是用于以对应于记录数据的定时执行验证作为锁存由相位同步电路生成的作为相位互不相同的时钟信号CK的时钟信号CK中的每个的操作的结果而已已在一行中连续多次获得的值的处理并输出CLK选择信号<1>的部件。 
注意，仅在开始时间，连续次数连贯性确定电路1212执行计算平均值的处理，而不执行上述的验证处理。 
时钟选择定时调整电路1213包括触发器FF1、FF3、FF5和FF7。触发器FF1、FF3、FF5和FF7是用于以对应于从PLL电路110接收的时钟信号CK1、CK5和CK7的定时来锁存从连续次数连贯性确定电路1212接收的CLK选择信号<0>和<1>并用于生成将被输出到数据锁存电路122的时钟选择定时调整信号SLC1～SLC4。 
更详细地，触发器FF1是用于以与从PLL电路110接收的时钟信号CK1同步的定时来锁存从连续次数连贯性确定部1212-0接收的CLK选择信号<0>、生成时钟选择定时调整信号SLC1并向数据锁存电路122输出时钟选择定时调整信号SLC1的触发器。 
同理，触发器FF3是用于以与从PLL电路110接收的时钟信号CK5同步的定时来锁存从连续次数连贯性确定部1212-0接收的 CLK选择信号<0>、生成时钟选择定时调整信号SLC2并向数据锁存电路122输出时钟选择定时调整信号SLC2的触发器。 
同样，触发器FF5是用于以与从PLL电路110接收的时钟信号CK5同步的定时来锁存从连续次数连贯性确定部1212-1接收的CLK选择信号<1>、生成时钟选择定时调整信号SLC3并向数据锁存电路122输出时钟选择定时调整信号SLC3的触发器。 
类似，触发器FF7是用于以与从PLL电路110接收的时钟信号CK7同步的定时来锁存从连续次数连贯性确定部1212-1接收的CLK选择信号<1>、生成时钟选择定时调整信号SLC4并向数据锁存电路122输出时钟选择定时调整信号SLC4的触发器。 
如稍后详细描述的，数据锁存电路122设置有在通过使用具有相对于记录数据WDT的相位具有定时余量的相位的时钟信号CK锁存记录数据WDT之后以对应于与提供给PLL电路110的记录时钟信号WCK同步的时钟信号CK0的定时来再次锁存提供给数据锁存电路122的记录数据WDT的功能。 
数据锁存电路122采用第一选择器部1221、第二选择器部1222以及触发器FF11、FF12、FF13和FF14。触发器FF11、FF12、FF13和FF14串联连接以形成4级锁存。 
第一选择器部1221是用于根据从用于时滞确定电路121中的时钟选择定时调整电路1213接收的时钟选择定时调整信号SLC1、SLC2和SLC4来选择时钟信号CK1、CK3、CK5和CK7中的一个作为具有相对于提供给数据锁存部120的记录数据WDT的相位具有定时余量的相位的时钟信号CK并将时钟信号CK1、CK3、CK5和CK7中所选择的一个提供给触发器FF11的部件。 
第一选择器部1221采用了第一选择器SEL1、第二选择器SEL2和第三选择器SEL3。 
第一选择器SEL1是用于根据从用于时滞确定电路121中的时钟选择定时调整电路1213接收的时钟选择定时调整信号SLC1来选择时钟信号CK1或CK3并将时钟信号CK1和CK3中所选择的一个信号提供给第二选择器SEL2的部件。 
同理，第三选择器SEL3是用于根据从用于时滞确定电路121中的时钟选择定时调整电路1213接收的时钟选择定时调整信号SLC2来选择时钟信号CK5或CK7并将时钟信号CK5和CK7中所选择的一个信号提供给第二选择器SEL2的部件。 
同样，第二选择器SEL2是用于根据从用于时滞确定电路121中所用的时钟选择定时调整电路1213接收的时钟选择定时调整信号SLC3来选择从第一选择器SEL1接收的时钟信号CK或者从第三选择器SEL3接收的时钟信号CK并将所选择的时钟信号CK提供给触发器FF11的部件。如上所述，从第一选择器SEL1接收的时钟信号CK是时钟信号CK1或CK3，而从第三选择器SEL3接收的时钟信号CK是时钟信号CK5或CK7。 
第二选择器部1222是用于根据从时滞确定电路121中所用的时钟选择定时调整电路1213接收的时钟选择定时调整信号SLC3通常从时钟信号CK5和CK7中选择时钟信号CK来作为具有相对于锁存在触发器FF11中的记录数据WDT的相位具有定时余量的相位的时钟信号并将所选择的时钟信号CK提供给触发器FF12的部件。 
从以上描述清楚看出，触发器FF11用于以对应于由第一选择器部1221从时钟信号CK1、CK3、CK5和CK7中选择的作为具有 相对于记录数据WDT的相位具有定时余量的相位的时钟信号CK的时钟信号CK的定时来锁存所接收的记录数据WDT。 
此外，从以上描述清楚看出，触发器FF12用于以对应于由第二选择器部1222从时钟信号CK5或CK7中选择的作为具有相对于锁存在触发器FF11中的记录数据WDT的相位具有定时余量的相位的时钟信号CK的时钟信号CK的定时来锁存已锁存在触发器FF11中的记录数据WDT。 
触发器FF13用于以对应于具有大概在由PLL电路110生成的、作为相位互不相同的时钟信号CK的时钟信号CK0～CK7的相位中间的相位的时钟信号CK4的定时来锁存已锁存在触发器FF12中的记录数据WDT。 
触发器FF14用于以对应于具有与提供给数据确定电路130的记录时钟信号WCK的相位一致的相位的时钟信号CK0的定时来锁存已锁存在触发器FF13中的记录数据WDT。 
接下来，通过集中关注由数据锁存部120执行的操作来解释在上述配置中所执行的处理。 
将记录时钟信号WCK提供给PLL电路110，随后PLL电路110生成与记录时钟信号WCK的相位同步的、相位互不相同的8个时钟信号CK0～CK7。 
在记录补偿电路100中所采用的每个内部电路都根据8个时钟信号CK0～CK7来进行操作。 
以对应于根据本实施例选择的数据锁存时钟信号的定时来将提供给数据锁存部120的记录数据WDT锁存在数据锁存电路122中，作为与数据锁存时钟信号同步的数据信号。 
如上所述，将由PLL电路110生成的具有互不相同相位的8个时钟信号CK0～CK7提供给数据锁存部120。更具体地，PLL电路110生成相位互不相同的8个时钟信号CK0～CK7，其中，时钟信号CK0的相位与提供给PLL电路110的记录时钟信号WCK的相位同步。 
从相位互不相同的8个时钟信号CK0～CK7中选择时钟信号CK0、CK2、CK4和CK6并将它们提供给时滞确定单元121。将时钟信号CK1、CK5和CK7中的每个提供给时钟选择定时调整电路1213，以用作用于调整时钟选择信号<0>和时钟选择信号<1>的定时的时钟信号CK。 
另一方面，从相位互不相同的8个时钟信号CK0～CK7中选择时钟信号CK1、CK3、CK5和CK7并将它们提供给数据锁存电路122，以用作提供每个都用于锁存记录数据WDT的定时的数据锁存时钟信号。 
时滞确定电路的操作(1)
通过参考图6和图7，以下描述将解释由根据本实施例的时滞确定电路121执行的用于确定具有对锁存记录数据WDT来说最优的相位的时钟信号CK的操作。 
图6是示出了在由根据本实施例的时滞确定电路121中所采用的数据锁存相位确定电路1211所执行的用于确定具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的典型操作的描述中参考的表格的示图，而图7示出了由根据本实施例的时滞确定电路121执行的用于确定具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的典型操作的时序图。 
时滞确定电路121分别以对应于记录数据WDT的定时，将时钟信号CK0、CK2、CK4和CK6锁存在触发器FF0、FF2、FF4和FF6中。随后将被锁存的时钟信号CK0、CK2、CK4和CK6的值提供给数据锁存相位确定电路1211。 
数据锁存相位确定电路1211根据图6所示表格中的逻辑，基于锁存时钟信号CK0、CK2、CK4和CK6的值的组合来确定具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK。 
在图6的表格所示的典型实例中，时钟信号CK0的高锁存值、时钟信号CK2的低锁存值、时钟信号CK4的低锁存值和时钟信号CK6的高锁存值的组合使得选择时钟信号CK5作为具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK。在这种情况下，NRZI相位为<1>。 
在图6的表格所示的相同实例中，时钟信号CK0的高锁存值、时钟信号CK2的高锁存值、时钟信号CK4的低锁存值和时钟信号CK6的低锁存值的组合使得选择时钟信号CK7作为具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK。在这种情况下，NRZI相位为<2>。 
在图6的表格所示的相同实例中，时钟信号CK0的低锁存值、时钟信号CK2的高锁存值、时钟信号CK4的高锁存值和时钟信号CK6的低锁存值的组合使得选择时钟信号CK1作为具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK。在这种情况下，NRZI相位为<3>。 
在图6的表格所示的相同实例中，时钟信号CK0的低锁存值、时钟信号CK2的低锁存值、时钟信号CK4的高锁存值和时钟信号CK6的高锁存值的组合使得选择时钟信号CK3作为具有对锁存记 录数据WDT的操作来说最优的相位的时钟信号CK。在这种情况下，NRZI相位为<4>。 
图7示出了在数据锁存相位确定电路1211根据图6的表格所示的逻辑选择时钟信号CK7作为具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的情况下的时序图。 
注意，在由数据锁存相位确定电路1211执行的用于选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的操作中，在验证了作为锁存时钟信号CK0、CK2、CK4和CK6中的每个的操作而已已在一行中连续多次(诸如3次)获得相同值之后，确定具有最有最优相位的时钟信号CK。因此，即使对锁存记录数据WDT的操作来说最优的相位在2个时钟信号CK的相位中间，也不会频繁地执行操作来将对锁存记录数据WDT的操作来说最优的相位从2个时钟信号CK中的一个的相位变为另一个时钟信号CK的相位，反之亦然。 
此外，即使对于突发噪声，仍能够使错误操作难以被执行。 
时滞确定电路的操作(2)
通过参考图8～图12，以下描述将解释由在时滞确定电路121中所采用的时钟选择定时调整电路1213执行的操作和在数据锁存电路122中所采用的每个选择器SEL的时钟选择范围。 
图8是示出了在数据锁存电路122中所采用的第一选择器部1221(在图9的示图中被称为选择器1)相对于记录数据WDT的中心的时钟选择范围的示图。图9是示出了选择器1的时钟选择路径的示图。 
图10A和图10B是每个均示出了选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的操作的时序图的定时图。更具体地，图10A示出了用于将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK转变为具有滞后相位的时钟信号CK的时序图，而图10B示出了将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有滞后相位的时钟信号CK转变为具有超前相位的时钟信号CK的时序图。 
图11是示出了在描述时钟选择信号<0>和<1>的定时调整中参考的表格的说明图。 
图12A和图12B是每个均示出了时钟选择转变状态的时序图。更具体地，图12A示出了锁存时钟选择信号的情况下的时序图，而图12B示出了没有锁存时钟选择信号的情况下的时序图。 
如图8所示，当时滞分别超过-2/8T、0/8T或2/8T时，改变由数据锁存电路122中所采用的4个选择器SEL3、SEL2、SEL1或SEL4所选择的时钟信号。注意，在图5或图9的框图中，选择器SEL1、SEL2、SEL3和SEL4分别被称为选择器1-1、1-2、1-3和2。 
在相对于记录数据WDT的数据中心的一侧(即，在图8所示图的右侧)，时钟选择定时调整信号SLC1驱动选择器SEL1(或图8所示时序图中的选择器1-1)来选择时钟信号CK1或CK3作为数据锁存时钟信号。随后，当时滞超过2/8T时，改变所选定的数据锁存时钟信号。 
另外，在相对于记录数据WDT的数据中心的一侧(即，在图8所示图的左侧)，时钟选择定时调整信号SLC2驱动选择器SEL3 (或图8所示时序图中的选择器1-3)来选择时钟信号CK5或CK7作为数据锁存时钟信号。随后，当时滞超过-2/8T时，改变所选定的数据锁存时钟信号。 
此外，在记录数据WDT的数据中心，通过选择器SEL2(或图8所示时序图中的选择器1-2)根据时钟选择定时调整信号SLC4从由选择器SEL1根据时钟选择定时调整信号SLC1选择的数据锁存时钟信号CK1或CK3以及由选择器SEL3根据时钟选择定时调整信号SLC2选择的数据锁存时钟信号CK5或CK7中选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK。随后，当时滞超过0/8T时，即，对于与记录数据WDT的数据中心不一致的位置，如果该位置在图8所示图的右侧，则将具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK变为被选择器SEL1选择的数据锁存时钟信号CK1或CK3，或者如果该位置在图8所示图的左侧，则将具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK变为被选择器SEL3选择的数据锁存时钟信号CK5或CK7。 
此外，如图10A和图10B的时序图所示，为了在操作期间发生时滞变化的情况下继续选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK，需要同样在改变具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK时锁存记录数据WDT而不产生错误。 
然而，如果在将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK改变为具有滞后相位的时钟信号CK的操作中以在具有超前相位的时钟信号CK的脉冲的下降沿与具有滞后相位的时钟信号CK的脉冲的上升沿之间的周期内的定时改变所选择的具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK，则在改变具有对锁存记录数据 WDT的操作来说最优的相位的所选时钟信号CK之前或之后，不希望以与具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK不同的定时生成上升沿(或数据锁存沿)。 
为了解决上述问题，在该实施例中，通过以对应于从提供给数据锁存电路122所采用的选择器1-1、1-2、1-3和2中的每个的2个时钟信号CK中选出的、作为具有如图11的表格所示具有2个时钟信号的相位中的超前相位的时钟信号CK的时钟信号CK的定时来锁存CLK选择信号<0:1>，能够在将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK改变为具有滞后相位的时钟信号CK的操作中以在具有超前相位的时钟信号CK的脉冲的下降沿与具有滞后相位的时钟信号CK的脉冲的上升沿之间的周期外的定时来改变具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK。 
图12是示出了由选择器1-1(也称为选择器SEL1)进行的从时钟信号CK1到时钟信号CK3的转变的时序图的示图。 
将由选择器SEL1选择的时钟信号CK提供给选择器1-2(也称为选择器SEL2)。 
通过以对应于信号时钟CK1的定时锁存在触发器FF1中的时钟选择信号<0>的定时来将由选择器SEL1选择的时钟信号CK从时钟信号CK1变为时钟信号CK3(反之亦然)，能够以对应于时钟信号CK1或时钟信号CK3的定时来锁存记录数据WDT。 
数据锁存操作
通过参考图13～图16，下面的描述将解释由数据锁存电路122执行的用于锁存记录数据WDT的操作并解释了时滞调整范围。 
图13A～图13E中的每个均示出了各种时滞的时序图。更具体地，图13A示出了记录时钟信号WCK的时序图。图13B示出了针对-2/4T的时滞的各种时钟信号CK，而图13C示出了针对-1/4T的时滞的各种时钟信号CK。图13D示出了针对1/4T的时滞的各种时钟信号CK，而图13E示出了针对2/4T的时滞的各种时钟信号CK。 
图14A～图14C中的每个均示出了在锁存记录数据WDT的操作中发生典型失败的情况下所生成的信号的时序图。更具体地，图14A示出了记录时钟信号WCK的时序图。图14B示出了针对-2/4T的时滞的各种时钟信号CK，而图14C示出了针对-3/4T的时滞的各种时钟信号CK。 
图15A～图15D中的每个均是在扩大时滞调整范围的描述中参考的说明图。更具体地，图15A示出了记录时钟信号WCK的时序图，而图15B示出了针对各种时滞的记录数据WDT。图15C示出了由PLL电路110生成的时钟信号CK0的时序图，而图15D示出了根据时钟信号CK1、CK3、CK5和CK7的时序图。 
图16是示出了数据锁存相位确定电路1211的状态转变的示图。 
如上所述，数据锁存电路122采用了串联连接以形成4级锁存的触发器FF11、FF12、FF13和FF14。 
在数据锁存电路122所采用的第一选择器部1221中，根据作为确定对锁存记录数据WDT的操作来说最优的相位以及选择时钟选择信号<0>或<1>的结果而由时滞确定电路121生成的时钟选择定时调整信号SLC1、SLC2和SLC3，从数据锁存时钟信号CK1、CK3、CK5和CK7的相位中选择用于锁存记录数据WDT的时钟信 号CK的相位。随后，记录数据WDT以对应于数据锁存时钟信号CK(相位已被第一选择器部1221选择)的定时锁存在用作4级锁存的第一级的触发器FF11中。 
然后，如图13A～图13E的时序图所示，锁存在触发器FF11中的记录数据WDT以对应于数据锁存时钟信号CK5或CK7的定时锁存在用作4级锁存的第二级的触发器FF12中，随后，锁存在触发器FF12中的记录数据WDT以对应于数据锁存时钟信号CK4的定时锁存在用作4级锁存的第三级的触发器FF13中。最后，锁存在触发器FF13中的记录数据WDT以对应于数据锁存时钟信号CK0的定时锁存在用作4级锁存的第四级的触发器FF14中。因此，能够以对应于与记录时钟信号WCK相同相位的定时来锁存记录数据WDT。 
通过根据上述数据锁存程序在4级锁存的各级顺序地锁存记录数据WDT，即使锁存相位在操作期间发生改变，也能够以对应于固定相位的定时来将记录数据从数据锁存电路122输出到数据确定电路130。 
时滞确定电路的操作(3)
数据锁存电路122执行数据锁存程序，其中，在以每个都根据所选数据锁存时钟信号CK的相位的定时在4级锁存的连续第一～第三级顺序地锁存记录数据WDT之后，以对应于具有与提供给PLL电路110的记录时钟信号WCK相同相位的时钟信号CK0的定时来将记录数据WDT再次锁存在4级锁存的第四级。因此，如图13A～图13E的时序图所示，在记录数据WDT相对于提供给PLL电路110的记录时钟信号WCK的时滞的±1/2T范围内，即使数据锁存相位在操作期间发生改变，数据锁存电路122仍能够以与记录时钟信号WCK同步的定时来将正确的记录数据WDT输出到数据确定电路130。 
然而，在维持该配置的情况下，如图14A～图14C的时序图所示，例如，如果时滞改变为超过±1/2T的-3/4T，则用于锁存记录数据WDT的相位被不期望地偏移1个时钟，使得不再能够正确地锁存记录数据WDT。 
为了解决上述问题，在本实施例中，如图15A～图15D的说明图所示采取措施。 
时滞确定电路121所采用的数据锁存相位确定电路1211能够基于所确定的对锁存记录数据WDT的操作来说最优的相位来了解记录数据WDT的时滞作为相对于所提供记录时钟信号WCK的时滞。 
当时滞正要超过±1/2T的状态时，执行保持紧接在对锁存记录数据WDT的操作来说最优的相位之前的相位的功能。 
因此，通过执行这种功能，即使时滞超过±1/2T的状态，仍能够正确地锁存记录数据WDT，而不会偏移用于锁存记录数据WDT的相位。 
通过从上述4个时钟信号中选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK，可以处理高达图15B所示的±7/8T的最大值的时滞。 
此外，通过增加4个时钟信号CK(从中选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK)的数目，可以提供小于±1T的最大值的时滞调整范围。 
在图15B所示的典型实例中，为了增加用作基准时钟信号的记录时钟信号WCK和记录数据WDT之间的时滞的时滞调整范围， 如果时滞超过图15B的子图<2>～<5>所示的范围-2/4T～2/4T，则如图15B的子图<1>和<6>所示来保持时钟信号CLK。 
因此，可以防止时钟信号CLK被偏移等于1个周期的距离或更长的距离，并且通过固定所谓的流水线延迟，可以将时滞调整范围增加到如图15B的子图<1>～<6>所示的范围-7/8T～+7/8T。 
可以通过参考图16的状态转变图如下执行由数据锁存相位确定电路1211执行的处理。 
根据图6的表格中所示的条件，发生从对应于1/4T的时滞的时钟信号CK1到对应于2/4T的时滞的时钟信号CK3或者从时钟信号CK3到时钟信号CK1的转变。 
同理，根据图6的表格中所示的条件，发生从对应于-1/4T的时滞的时钟信号CK7到对应于-2/4T的时滞的时钟信号CK5或者从时钟信号CK5到时钟信号CK7的转变。 
同样，根据图6的表格中所示的条件，发生从对应于1/4T的时滞的时钟信号CK1到对应于-1/4T的时滞的时钟信号CK7或者从时钟信号CK7到时钟信号CK1的转变。 
不可能发生从对应于2/4T的时滞的时钟信号CK3到对应于-1/4T的时滞的时钟信号CK7的转变。 
同理，不可能发生从对应于-2/4T的时滞的时钟信号CK5到对应于1/4T的时滞的时钟信号CK1的转变。 
不可能发生从对应于2/4T的时滞的时钟信号CK3到对应于-2/4T的时滞的时钟信号CK5或者从时钟信号CK5到时钟信号CK3的转变。 
将锁存在数据锁存部120所采用的数据锁存电路122中的记录数据WDT提供给设置在数据锁存部120的后级的数据确定电路130。数据确定电路130对从数据锁存电路122接收的记录数据WDT执行标记长度确定处理和空白长度确定处理，以生成标记长度和空白长度。 
发光定时数据RAM 140用于预先存储与每个标记长度和每个空白长度相关联的光发生定时信息。定时生成电路150从光发生定时数据RAM 140接收作为与由数据确定电路130生成的标记和空白长度相关的信息的关于发光定时的信息。 
定时生成电路150还接收由PLL电路110生成的、用作相位互不相同的时钟信号的多个时钟信号CK0～CKn。定时生成电路150根据从发光定时数据RAM 140接收的、作为关于发光定时的信息的信息来选择对应于从PLL电路110接收的时钟信号CK0～CKn中的一个的必要发光定时，并生成表示所选发光定时的发光定时信号。 
如上所述，根据本实施例，记录补偿电路100采用以下部件：PLL电路110，用作相位同步电路，用于生成相位互不相同的多个时钟信号CK0～CKn以用作与提供给PLL电路110的记录时钟信号WCK同步的时钟信号CK；时滞确定电路121，用于以对应于提供给时滞确定电路121的记录数据WDT的定时来锁存由PLL电路110生成的作为相位互不相同的时钟信号CK的时钟信号CK0～CKn中的一些时钟信号，并基于被锁存时钟信号CK的值的组合来确定对锁存记录数据WDT的操作来说最优的相位；以及数据锁存电路122，用于通过使用具有与时滞确定电路121执行的确定结果一致的相位的时钟信号CK来锁存提供给数据锁存电路122的记录数据WDT。 
数据锁存电路122选择具有相对于提供给数据锁存电路122的记录数据WDT的相位具有定时余量的相位的时钟信号CK来用作用于锁存记录数据WDT的时钟信号。因此，可以获得以下效果。 
因此，能够以对应于从PLL电路110生成作为相位互不相同的时钟信号CK的时钟信号CK0～CKn中选出的时钟信号CK的定时来锁存提供给数据锁存电路122的记录数据WDT。结果，即使在记录数据WDT和记录时钟信号WCK之间存在相位差，仍可以锁存记录数据WDT，而不会产生错误。 
此外，时滞确定电路121所采用的连续次数连贯性确定电路1212设置有用于验证作为以对应于记录数据WDT的定时在触发器FF0、FF2、FF4或FF6中锁存由相位同步电路110生成作为相位互不相同的时钟信号的时钟信号CK0、CK2、CK4和CK6中的每个的操作的结果而已在一行中连续多次获得相同值的功能。因此，不能够执行选择具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的错误操作。 
除此之外，根据从连续次数连贯性确定电路1212接收的时钟选择信号<0>和<1>，时滞确定电路121所采用的时钟选择定时调整电路1213在将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK改变为具有滞后相位的时钟信号CK的操作中，以在具有超前相位的时钟信号CK的脉冲的下降沿与具有滞后相位的时钟信号CK的脉冲的上升沿之间的周期外的定时，改变每个均具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK1、CK3、CK5和CK7中的任一个。作为改变具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK的结果，时钟选择定时调整电路1213生成时钟选择定时调整信号SLC1～SLC4，并将时钟选择定时调整信号SLC1～SLC4输出到数据锁存电路122。因此，可以获得下述效果。 
在执行将标记WMK记录到光盘上的操作的同时，始终检测和确定时滞。此外，在将具有对锁存记录数据WDT的操作来说最优的相位的时钟信号CK从具有超前相位的时钟信号CK改变为具有滞后相位的时钟信号CK的操作中，以在具有超前相位的时钟信号CK的脉冲的下降沿与具有滞后相位的时钟信号CK的脉冲的上升沿之间的周期外的定时，改变具有对锁存记录数据WDT的操作来说的相位的所选时钟信号CK。因此，即使时滞在将标记WMK记录到光盘上的操作期间发生改变，时钟信号CK始终仍是具有对锁存记录数据WDF的操作来说最优的相位的时钟信号CK。因此，可以锁存记录数据WDT，而不产生错误。 
此外，数据锁存电路122设置有在以对应于具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK的定时锁存记录数据WDT之后以对应于与提供给PLL电路110的记录时钟信号WCK相位相同的时钟信号CK0的定时来再次锁存记录数据WDT的功能。因此，即使在将标记WMK记录到光盘上的操作期间改变了具有对锁存记录数据WDT的操作来说最优的相位的所选时钟信号CK，记录到光盘上的每个标记WMK的相位仍不会发生改变。 
如果记录数据WDT相对于记录时钟信号WCK的时滞超过±1/2T，则时滞确定电路121执行保持紧接在检测到超过±1/2T的记录数据WDT的时滞之前的相位作为对锁存记录数据WDT的操作来说最优的相位。因此，对于等于或大于±1/2T但小于±1T的范围内的时滞，可以锁存记录数据WDT而不产生错误。 
注意，本发明的实施决不限于上述实施例。也就是说，在不偏离本发明本质的范围内，可以以各种方式来改变本实施例。 
此外，本领域的技术人员应理解，根据设计要求和其他因素，可以有多种修改、组合、再组合和改进，均应包含在本发明的权利要求或等同物的范围之内。 

Claims (11)

1.一种激光驱动电路，所述激光驱动电路采用记录补偿电路，所述记录补偿电路被配置为基于提供给所述记录补偿电路的记录数据和记录时钟信号来生成激光的发光定时，所述记录补偿电路包括：
相位同步电路，被配置为生成具有互不相同的相位的多个时钟信号，以用作与提供给所述相位同步电路的所述记录时钟信号同步的时钟信号；
时滞确定电路，被配置为以对应于提供给所述时滞确定电路的所述记录数据的定时来锁存由所述相位同步电路生成的作为具有互不相同的相位的时钟信号的所述时钟信号中的一些时钟信号，并被配置为基于所锁存的时钟信号的值的组合来确定对锁存所述记录数据的操作来说最优的相位；以及
数据锁存电路，被配置为选择具有这样的相位的时钟信号，所述相位与由所述时滞确定电路执行的确定结果一致、且相对于提供给所述数据锁存电路的所述记录数据的相位具有定时余量，并且所述数据锁存电路通过使用所选择的所述时钟信号，来锁存提供给所述数据锁存电路的所述记录数据。
2.根据权利要求1所述的激光驱动电路，其中，所述时滞确定电路具有：连续次数连贯性确定电路，被配置为执行验证作为以对应于提供给所述时滞确定电路的所述记录数据的定时，锁存由所述相位同步电路生成的作为具有互不相同的相位的时钟信号的每个所述时钟信号的操作结果，以连续多次获得相同的所锁存的时钟信号的值的处理。
3.根据权利要求1所述的激光驱动电路，其中，所述时滞确定电路具有：时钟选择定时调整电路，被配置为在将用于锁存所述记录数据的数据锁存时钟信号从具有超前相位的时钟信号改变为具有滞后相位的时钟信号的操作中，以在所述具有超前相位的时钟信号的脉冲的下降沿与所述具有滞后相位的时钟信号的脉冲的上升沿之间的周期外的定时，改变所述数据锁存时钟信号。
4.根据权利要求1所述的激光驱动电路，其中，在所述数据锁存电路通过使用具有相对于所述记录数据的相位具有定时余量的相位的时钟信号锁存提供给所述数据锁存电路的所述记录数据之后，所述数据锁存电路以与提供给所述相位同步电路的所述记录时钟信号同步的定时再次锁存所述记录数据。
5.根据权利要求3所述的激光驱动电路，其中：
所述时滞确定电路设置有用于根据由所述时滞确定电路确定为对锁存所述记录数据的操作来说最优的所述相位的相位来确定所述记录数据相对于提供给所述相位同步电路的所述记录时钟信号的时滞的功能；以及
如果所述功能确定所述时滞超过±1/2T，则所述时滞确定电路保持紧接在检测到超过±1/2T的所述时滞之前的最优数据锁存相位。
6.一种记录补偿方法，用于激光驱动电路，所述激光驱动电路被配置为基于提供给所述激光驱动电路的记录数据和记录时钟信号来生成激光的发光定时，所述记录补偿方法包括以下步骤：
相位同步步骤，生成具有互不相同的相位的多个时钟信号，以用作与提供给所述激光驱动电路的所述记录时钟信号同步的时钟信号；
时滞确定步骤，以对应于提供给所述激光驱动电路的所述记录数据的定时来锁存在所述相位同步步骤中生成的作为具有互不相同的相位的时钟信号的所述时钟信号中的一些时钟信号，并基于所锁存的时钟信号的值的组合来确定对锁存所述记录数据的操作来说最优的相位；以及
数据锁存步骤，其被执行以选择具有这样的相位的时钟信号，所述相位与由所述时滞确定步骤执行的确定结果一致、且相对于提供给所述激光驱动电路的所述记录数据的相位具有定时余量，并且所述数据锁存步骤通过使用所选择的所述时钟信号，来锁存提供给所述激光驱动电路的所述记录数据。
7.一种光盘装置，被配置为通过采用记录补偿电路、利用激光来将记录数据记录到光盘介质上，所述记录补偿电路被配置为基于提供给所述记录补偿电路的记录数据和记录时钟信号来生成所述激光的发光定时，所述记录补偿电路包括：
相位同步电路，被配置为生成具有互不相同的相位的多个时钟信号，以用作与提供给所述相位同步电路的所述记录时钟信号同步的时钟信号；
时滞确定电路，被配置为以对应于提供给所述时滞确定电路的所述记录数据的定时来锁存由所述相位同步电路生成的作为具有互不相同的相位的时钟信号的所述时钟信号中的一些时钟信号，并被配置为基于所锁存的时钟信号的值的组合来确定对锁存所述记录数据的操作来说最优的相位；以及
数据锁存电路，被配置为选择具有这样的相位的时钟信号，所述相位与由所述时滞确定电路执行的确定结果一致、且
相对于提供给所述数据锁存电路的所述记录数据的相位具有定时余量，并且所述数据锁存电路通过使用所选择的所述时钟信号，来锁存提供给所述数据锁存电路的所述记录数据。
8.根据权利要求7所述的光盘装置，其中，所述时滞确定电路具有：连续次数连贯性确定电路，被配置为执行验证作为以对应于提供给所述时滞确定电路的所述记录数据的定时，锁存由所述相位同步电路生成的作为具有互不相同的相位的时钟信号的每个所述时钟信号的操作结果，以连续多次获得相同的所锁存的时钟信号的值的处理。
9.根据权利要求7所述的光盘装置，其中，所述时滞确定电路具有：时钟选择定时调整电路，被配置为在将用于锁存所述记录数据的数据锁存时钟信号从具有超前相位的时钟信号改变为具有滞后相位的时钟信号的操作中，以在所述具有超前相位的时钟信号的脉冲的下降沿与所述具有滞后相位的时钟信号的脉冲的上升沿之间的周期外的定时，改变所述数据锁存时钟信号。
10.根据权利要求7所述的光盘装置，其中，在所述数据锁存电路通过使用具有相对于所述记录数据的相位具有定时余量的相位的时钟信号锁存提供给所述数据锁存电路的所述记录数据之后，所述数据锁存电路以与提供给所述相位同步电路的所述记录时钟信号同步的定时再次锁存所述记录数据。
11.根据权利要求9所述的光盘装置，其中：
所述时滞确定电路设置有用于根据由所述时滞确定电路确定为对锁存所述记录数据的操作来说最优的所述相位的相位来确定所述记录数据相对于提供给所述相位同步电路的所述记录时钟信号的时滞的功能；以及
如果所述功能确定所述时滞超过±1/2T，则所述时滞确定电路保持紧接在检测到超过±1/2T的所述时滞之前的最优数据锁存相位。
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