CN101483189B - 半导体结构及其制造方法 - Google Patents

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Abstract

公开了制造在其衬底表面上设置有非外延薄膜的半导体结构的方法和由此形成的半导体结构。该方法提供了无定形和/或多晶材料的选择性非外延生长(SNEG)或沉积以在其表面上形成薄膜。该表面可以是非晶电介质材料或结晶材料。通过仔细选择前体-载体-蚀刻剂比率，非晶电介质上的SNEG还提供了无定形/多晶材料在氧化物上方的氮化物上的选择性生长。非外延薄膜形成可合并到任何前端制程(FEOL)制造工艺中的最终和/或中间半导体结构。这种最终/中间结构可用于，例如但不限制于：源-漏制造；硬掩模加强；间隔物加宽；高纵横比(HAR)通孔填充；微电子微机械系统(MEMS)制造；FEOL电阻器制造；浅沟道隔离(STI)和深沟道的加衬；关键尺寸(CD)调节和覆层。

Description

半导体结构及其制造方法
技术领域
本公开一般性地涉及在互补金属氧化物半导体(CMOS)制造中在半导体衬底上的非外延材料的选择性非外延生长(SNEG)，尤其是涉及在氮化硅的非晶表面上选择性地形成无定形的和多晶的硅的方法。
背景技术
在当前的技术开发阶段，在互补金属氧化物半导体(CMOS)制造中使用硅表面上的硅的选择性外延生长(SEG)。可以在化学汽相沉积(CVD)中利用载体气体(例如氢气(H2))中的前体和蚀刻剂的混合物进行SEG。典型的前体包括：硅烷(SiH4)、二氯硅烷(SiCl2H2)、锗烷(GeH4)、二氯锗烷(GeCl2H2)等；而蚀刻剂一般包括氯化氢(HCl)和氯气(Cl2)。使用SEG能在不同衬底材料上提供多种器件制造选择。另外，硅(Si)或硅锗(SiGe)的SEG提供了用于制造局部器件应变的自校准、低成本、原位局部掺杂。
尽管具有优势，但SEG不能在结晶表面和非晶表面上提供非外延硅生长。这表现出对在像高温和无污染物的氧化物、氮化物或任何其它前端制程(FEOL)兼容材料的表面上生长Si或SiGe的限制。
发明内容
公开了制造半导体结构的方法和由该方法形成的半导体结构，该半导体结构具有设置在其衬底表面上的非外延薄膜。该方法提供了选择性非外延生长(SNEG)或沉积无定形和/或多晶材料以在其表面上形成薄膜。该表面可以是非晶电介质材料或结晶材料。通过仔细选择前体-载体-蚀刻剂比率，非晶电介质上的SNEG还提供了无定形/多晶材料在氧化物上方的氮化物上的选择性生长。非外延薄膜形成可合并入任何前端制程(FEOL)制造工艺的最终和/或中间半导体结构。这种最终/中间结构可以用于，例如但不限制于：源-漏制造；硬掩模加强；间隔物(spacer)加宽；高纵横比(HAR)通孔填充；微电子微机械系统(MEMS)制造；FEOL电阻器制造；浅沟道隔离(STI)和深沟道的加衬(lining)；关键尺寸(CD)调节(tailoring)和覆层。
本公开的第一方面提供了一种半导体结构，其包括：设置在衬底上的第一电介质结构；接近于第一电介质结构设置的第二电介质结构；和从一表面延伸的薄膜，该表面是从由衬底、第一电介质结构、第二电介质结构和它们的组合所组成的组中的一个成员选择的，其中该薄膜是从由无定形材料、多晶材料和它们的组合的组成的组中选择的。
本公开的第二方面提供了制造半导体结构的方法，该方法包括：在衬底上形成第一电介质结构；接近于第一电介质结构形成第二电介质结构；从一表面生长薄膜，该表面是从由衬底、第一电介质结构、第二电介质结构和它们的组合所组成的组中选择的一个成员的表面，该生长包括前体、载体和蚀刻剂的组合，其中调整前体和蚀刻之间的比率以使薄膜在所述表面上选择性非外延地生长，其中所述薄膜包括从由无定形材料、多晶材料和它们的组合所组成的组中选择的一种。
本公开的第三方面提供了一种半导体器件，其包括：至少一个半导体结构，该至少一个半导体结构包括：设置在衬底上的第一电介质结构；接近于第一电介质结构设置的第二电介质结构；和从一表面延伸的薄膜，该表面是从由衬底、第一电介质结构、第二电介质结构和它们的组合所组成的组中的一个成员选择的，其中该薄膜是从由单晶材料、无定形材料、多晶材料和它们的组合的所组成的组中选择的。
本公开的示例性方面设计用于解决在此描述的问题和/或未描述的其它问题。
附图说明
从下面的结合描述本公开的不同实施例的附图而对本公开的各个方面进行的详细描述中，本公开的这些和其它特征将变得更易于理解，在附图中：
图1-8是根据本公开的方法制造的各种半导体结构的截面图。
注意，本公开的附图没有按比例绘制。附图意图是仅描述本公开的典型方面，因此不应解释为限制本公开的范围。附图中，相同的编号表示附图之间相同的元件。
具体实施方式
图1-8中描述的实施例示例了根据在半导体器件中的非晶表面上的无定形或多晶材料的选择性非外延生长(SNEG)的不同方面的方法而产生的结构10、20、30、40、50、60、70和80。
每个实施例中示例的无定形或多晶材料可以是硅(Si)、硅锗(SiGe)或它们的组合，在下文中称为“Si/SiGe”。该材料可以用掺杂剂中的一种或掺杂剂的组合来掺杂，所述掺杂剂例如是但不限制于：硼、砷、磷、镓(Ga)、锑(Sb)和碳(C)。这些方法是通过使用目前已知的或以后开发的减压化学汽相沉积(RPCVD)反应器(未示出)实现的。RPCVD反应器中使用的压力可以在从大约1Torr到大约200Torr的范围，以实现本公开的方法。
与前体一起使用载体气体，载体气体例如但不限制于氢(H)、氩(Ar)和氮(N2)，前体例如但不限制于硅烷(SiH4)、二氯硅烷(SiCl2H2)、三氯硅烷(SiHCl3)、四氯硅烷(SiCl4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、锗烷基硅烷(SiGeH6)、锗烷(GeH4)、二氯锗烷(GeCl2H2)、三氯锗烷(GeHCl3)、四氯锗烷(GeCl4)和甲硅烷基锗烷(silylgermane)。引入蚀刻剂，并出于选择性目的而仔细调整流速，所述蚀刻剂包括，例如但不限制于，二氯硅烷(SiH2Cl2)、氯化氢(HCl)和氯气(Cl2)。首先将痕量的蚀刻剂例如氯化氢(HCl)混入前体-载体混合物(例如，SiH4-H2或GeH4-H2)。进入反应器的HCL气流从大约20标准立方厘米每分钟(sccm)到大约60sccm变化，从而形成了例如SiH4、GeH4、H2和HCL的前体-载体-蚀刻剂混合气以提供在非晶材料上的无定形/多晶Si或SiGe的非外延生长。为了实现无定形/多晶材料的非外延生长(SNEG)的选择性，可以改变前体-载体-蚀刻剂比率。SiH4-GeH4-H2-HCL的前体-载体-蚀刻剂混合物可以具有基于体积流速的、范围从(例如但不限制于)大约1∶0.5∶30∶0.2到1∶0.5∶30∶0.7的比率。换句话说，混合物中HCL的比率可以在从大约0.2到大约0.7的范围。在示范性实施例中，上述前体-载体-蚀刻剂的比率优选为1∶0.5∶30∶0.5。可以增加气体混合物的压力，调整前体成分的分压。通过调整温度、压力、蚀刻剂的流速和前体-载体-蚀刻剂比率，可以在小窗口内实现无定形/多晶Si/SiGe在非晶材料上的沉积的特定选择性。同时，在暴露出单晶的(下文中的“结晶的”)硅表面的情况下，可以在相同环境下在小窗口内控制结晶硅表面上的外延生长。小窗口的范围根据想要的结构或由其制造器件的每个半导体结构的需要而改变。
可以通过将气体混合物中的蚀刻成分的流改变到选择性阈值水平来实现小窗口，该选择性阈值水平在用于氧化硅(SiO2)(下文中的“氧化物”)的选择性阈值水平之上，而在用于氮化硅(Si3N4)(下文中的“氮化物”)的选择性阈值水平之下，在这种情况下可以实现氮化物上的无定形/多晶Si/SiGe的SNEG。在目标表面不包括暴露的结晶硅的情况下，可以在其上生长非外延Si/SiGe的掺杂的或未掺杂的SNEG。一般地，可以在衬底上形成氮化物或氧化物层以覆盖衬底的暴露的结晶Si表面。在目标表面包括暴露的结晶硅的情况下，在上面可以发生Si/SiGe的外延生长。在希望时，可以生长外延的和非外延的Si/SiGe，从而在半导体结构中形成单晶/无定形/多晶的Si/SiGe的集成部分。这种集成部分具有在暴露的结晶Si上生长的外延的Si/SiGe，接触在非晶材料上生长的非外延(即，无定形/多晶)Si/SiGe。例如，非外延Si/SiGe可以在覆盖暴露的结晶硅衬底的氮化物上生长。在非晶材料是氧化物的情况下，在上面不发生Si/SiGe的外延和非外延生长。例如，可以在衬底表面的一些独立选择的部分处用氧化物层和/或氮化物层覆盖结晶衬底，而在衬底表面的一些部分留下结晶衬底被暴露出。在衬底表面覆盖有氮化物的部分，可以在其上生长非外延Si/SiGe。在结晶衬底表面覆盖有氧化物的部分，将不发生生长(即，外延和非外延Si/SiGe生长两者都不发生)。在暴露出结晶衬底表面(即，没有被氮化物或氧化物覆盖)的部分，将发生结晶的Si/SiGe的外延生长。在本公开的SNEG方法中氮化物和氧化物的使用通过结合在衬底上的Si/SiGe的选择性外延生长和选择性非外延生长提供了对半导体结构的设计的控制。这种控制提供了可合并到现有的制造方案中的众多可能的制造工艺。下面的段落以多种实例论述了可以用所公开的SNEG方法制造的可能类型的半导体结构。
图1A-1B示例了半导体结构10的实施例，其描述了用合并前面段落中描述的所公开的SNEG方法形成的前端制程(FEOL)电阻器。图1A示例了半导体结构10的顶视图，其中非外延生长多晶或无定形Si/SiGe区501桥接外延生长的结晶Si/SiGe区域101。图1B是沿图1A中的线A-A的截面图，并示例了具有合并了由目前已知或之后开发的制造技术使用氧化硅形成的浅沟道隔离(STI)201的硅衬底100的半导体结构10。设置在衬底100上的是用目前已知或之后开发的技术形成的氮化硅层301。通过应用所公开的SNEG方法，非外延Si/SiGe层501从氮化硅层301的表面生长。在所公开的SNEG方法的设定下，结晶Si/SiGe的外延生长发生在结晶硅衬底100的表面上。非外延Si/SiGe层501构成无定形/多晶Si/SiGe，而外延结晶Si/SiGe层101构成单个晶向的单晶Si/SiGe。非外延无定形/多晶Si/SiGe层501以横向和自下而上的方式从氮化硅层301的表面生长，而外延结晶Si/SiGe层101以自下而上的方式从结晶硅衬底100生长。根据所公开的SNEG方法，通过根据结晶硅和氮化硅调整生长选择性，在小窗口内实现非外延无定形/多晶Si/SiGe和外延结晶Si/SiGe的生长。在该实施例中用于形成非外延Si/SiGe层501和外延结晶Si/SiGe层101的SiH4-GeH4-H2-HCL气体混合物的前体-载体-蚀刻剂比率可以在从大约1∶0.5∶30∶0.2到大约1∶0.5∶30∶0.7的范围，但优选大约为1∶0.5∶30∶0.5。利用合并在半导体结构10中的非外延Si/SiGe层501和外延层101的组合，可以通过调节非外延Si/SiGe层501的厚度和其中的掺杂剂、硅(Si)、硅-锗(SiGe)的组分百分比，来调整半导体结构10的电阻。该调整可以通过调节掺杂剂的类型和量、前体-载体-蚀刻剂比率、蚀刻剂的流速、应用于前体和蚀刻剂的分压的目前已知或之后开发的方法来实现。
图2A-2C示例了在制造工艺中使用掺杂或未掺杂的Si/SiGe的SNEG生成硬掩模的半导体结构20。图2A示例了设置在衬底100上的氮化硅(Si3N4)层302，在它上面设置了氧化硅层202。如图2B所示，氧化硅层202合并了非外延Si/SiGe区502。非外延Si/SiGe区502根据所公开的SNEG方法以自下而上的方式在氮化硅(Si3N4)层302上生长。图2C示例了在使用目前已知或之后开发的技术，包括例如但不限制于用氟化氢(HF)水溶液蚀刻，剥离氧化物层202之后的半导体结构20。图2C中所得到的半导体结构包括在Si3N4层302上的非外延Si/SiGe区502。
图3A-3B示例了在半导体制造工艺中使用掺杂或未掺杂的Si/SiGe的SNEG来加强硬掩模的另一半导体结构30。半导体结构30包括衬底100，其上通过目前已知或之后开发的技术生长有poly栅极(polygate)层403。poly栅极层403可以包括，例如但不限制于，氧化物、单晶硅、多晶硅、金属硅化物和金属。使用目前已知或之后开发的技术在poly栅极层403上形成氮化硅层303。poly栅极层403和氮化硅层303形成具有增加的厚度的部分32，这里通过目前已知或之后开发的技术淀积的氧化硅层203形成了侧壁部分203a。根据所公开的SNEG方法，非外延Si/SiGe区503(图3B)从氮化硅层303的表面以自下而上的方式生长。这是通过将氯化氢(HCL)蚀刻剂减少到氮化硅303的选择性阈值水平之下和氧化硅203/203a的选择性阈值水平之上实现的。图3B示例了在移除氧化硅层203和完成了poly栅极层403的反应离子蚀刻(RIE)之后的半导体结构30。
图4A-4B示例了使用所公开的SNEG方法所形成的用于间隔物加宽的半导体结构40的另一实施例。图4A示出了其上设置有poly栅极层404的衬底100。poly栅极层404可以包括，例如但不限制于，单晶硅、多晶硅、氧化硅、氮化硅、金属硅化物和金属，其通过目前已知或之后开发的制造技术生长在结晶硅衬底100上。通过目前已知或之后开发的技术在poly栅极层404上设置氧化硅层204。poly栅极层404和氧化硅层204形成了抬高部分42，在其周围形成氮化硅侧壁304。如图4B所示，利用所公开的SNEG方法，使非外延Si/SiGe区504从氮化硅侧壁304横向生长。非外延Si/SiGe区504在氧化物层200的上方以水平方式从氮化硅侧壁304的表面横向延伸。
图5A-5B示例了在关键尺寸(CD)调节过程中通过合并所公开的SNEG方法形成的半导体结构50的实施例。如图5A所示，在硅衬底100上设置poly栅极层405。在poly栅极层405上设置通过目前已知或之后开发的技术形成的氧化硅层205并使用目前已知或之后开发的方法将其图案化。图案化的氧化硅层205包括通过目前已知或之后开发的制造技术在其中形成的氮化硅(Si3N4)的垂直侧壁305。图5B示例了根据所公开的SNEG方法从Si3N4侧壁305的表面以水平方式生长的非外延Si/SiGe区505。在图案化的氧化硅层205中非外延Si/SiGe区505增加到Si3N4侧壁305的厚度。随着厚度增加，最初的关键尺寸52(图5A)减小到最终关键尺寸54(图5C)。进一步的处理导致如图5C所示的结构，其中根据具有减小的关键尺寸54的图案化的氧化硅层205蚀刻poly栅极层405。可以以前馈(feed-forward)方式改变非外延Si/SiGe区505的厚度，以用于校正初始偏离目标的图案尺寸。
图6A-6B示例了由实现用于填充高纵横比(HAR)通孔腔62的所公开的SNEG方法产生的半导体结构60的实施例。除了用氮化硅区306(图6A)代替氧化硅区205(图5A)，和用氧化硅侧壁206(图6A)代替氮化硅侧壁305(图5A)之外，图6A示例了与图5A类似的结构。在可选实施例中(未示出)，移除氮化硅区306暴露出硅衬底100，并使氮化硅侧壁306从衬底100的表面向上延伸。与图5A一样，图6A示例的半导体结构60还示出了在通过目前已知或之后开发的CMOS工艺的制造技术形成的poly栅极区406上设置的氧化硅层216。氧化硅侧壁206和氮化硅区306定义了HAR通孔腔62，其用非外延Si/SiGe区506填充(图6B)。非外延Si/SiGe区506通过如以上段落所公开的无定形/多晶Si/SiGe的SNEG的方法从氮化硅区306以自下而上的方式生长。
图7A-图7B示例了由结合了所公开的SNEG方法的制造工艺所形成的半导体结构70的另一实施例。图7A示出了通过CMOS制造工艺的目前已知或之后开发的技术形成的衬底100中的沟槽72。沟槽72可以是浅沟道隔离(STI)或深沟道隔离。设置在衬底100上的是氧化硅层207加衬的沟槽72。在沟槽72中的氧化硅207的上方设置氮化硅衬里307。图7B示出了设置在氮化硅衬里307上的非外延Si/SiGe衬里507。根据所公开的SNEG方法，并调整选择性阈值水平以用于在氮化硅上的生长，来形成非外延Si/SiGe衬里507。
图8示例了在制造微电子微机械系统(MEMS)中使用所公开的SNEG方法形成的半导体结构80。半导体结构80包括结晶材料的衬底100，其上设置了氧化硅层208。在氧化硅层208上设置氮化硅层308。根据所公开的SNEG方法，在氮化硅层308的上面形成非外延Si/SiGe层508。在非外延Si/SiGe层508的SNEG之后，通过目前已知或之后开发的技术，例如通过氟化氢(HF)水溶液，过蚀刻氧化硅层208，以实现如图(图8)所示的半导体结构80。
为了示例和描述的目的提出了本公开各个方面的前面描述。其意图并不是穷尽或将本发明的范围限制于所公开的精确形式，且明显地，许多更改和变更都是可能的。对本领域技术人员来说显而易见的那些更改和变更，被包括在如由附属权利要求限定的本发明的范围内。

Claims (19)

1.一种半导体结构，包括：
设置在衬底上的第一电介质结构；
接近于所述第一电介质结构设置的第二电介质结构；和
从一表面延伸的薄膜，该表面是从由所述衬底、所述第一电介质结构、所述第二电介质结构和它们的组合所组成的组中选择的，
其中该薄膜是从由单晶材料、无定形材料、多晶材料和它们的组合所组成的组中选择的，并且该薄膜是在所述第一电介质结构的表面上选择性生长的非外延材料。
2.根据权利要求1的半导体结构，其中所述第一电介质结构包括氮化硅(Si3N4)。
3.根据权利要求1的半导体结构，其中所述第一电介质结构的表面处于从由垂直于所述衬底和基本平行于所述衬底所组成的组中选择的平面中。
4.根据权利要求2的半导体结构，其中该薄膜是从由硅(Si)、硅-锗、掺杂的硅、掺杂的硅锗和它们的组合所组成的组中选择的一种。
5.根据权利要求1的半导体结构，其中所述第二电介质结构处于从由设置在所述第一电介质结构上、在所述第一电介质结构下面、邻近所述第一电介质结构和它们的组合所组成的组中选择的一种配置。
6.根据权利要求5的半导体结构，其中所述第二电介质结构包括氧化硅(SiO2)。
7.根据权利要求1的半导体结构，其中所述衬底是从由结晶硅、结晶硅锗、掺杂的结晶硅、掺杂的结晶硅锗和它们的组合所组成的组中选择的。
8.一种制造半导体结构的方法，该方法包括：
在衬底上形成第一电介质结构；
接近于所述第一电介质结构形成第二电介质结构；和
从一表面生长薄膜，该表面是从由所述衬底、所述第一电介质结构、所述第二电介质结构和它们的组合所组成的组中选择的，
其中所述生长包括利用前体、载体和蚀刻剂的组合，并调整前体、载体和蚀刻剂之间的比率以用于该薄膜在所述表面上的选择性生长，且其中该薄膜包括从由单晶材料、无定形材料、多晶材料和它们的组合所组成的组中选择的一种，并且该薄膜是在所述第一电介质结构的表面上选择性生长的非外延材料。
9.根据权利要求8的方法，其中所述前体至少包括第一前体和第二前体，且在第一前体、第二前体、载体和蚀刻剂之间的比率以体积流速计等于1∶0.5∶30∶N，其中N的范围从0.2到0.7。
10.根据权利要求8的方法，其中所述前体包括硅烷(SiH4)、锗烷(GeH4)、二氯硅烷(SiCl2H2)、二氯锗烷(GeCl2H2)，其中所述蚀刻剂包括氯化氢(HCl)和氯气(Cl2)。
11.根据权利要求8的方法，其中将所述蚀刻剂改变到这样的选择性阈值水平，所述选择性阈值水平在用于氧化物的选择性阈值水平之上，以及在用于氮化物的选择性阈值水平之下。
12.根据权利要求8的方法，其中通过改变所述前体和蚀刻剂混合物的总压力和分压力来减少蚀刻剂。
13.根据权利要求8的方法，其中所述前体、载体和蚀刻剂的混合物的压力改变范围从1Torr到200Torr。
14.根据权利要求8的方法，其中通过在从20sccm到60sccm范围改变流速来调整蚀刻剂的量。
15.根据权利要求8的方法，其中所述薄膜的生长从所述表面以自下而上的方式垂直延伸。
16.根据权利要求8的方法，其中所述薄膜的生长从所述表面以水平的方式横向延伸。
17.根据权利要求8的方法，其中所述第一电介质结构包括氮化硅(Si3N4)。
18.根据权利要求8的方法，其中所述第二电介质结构包括二氧化硅(SiO2)。
19.一种半导体器件，包括：
至少一个半导体结构，该至少一个半导体结构包括：
设置在衬底上的poly栅极层；
设置在poly栅极层上的第一电介质结构；
接近于所述第一电介质结构配置的第二电介质结构；和
从一表面延伸的薄膜，该表面是从由衬底、所述第一电介质结构、所述第二电介质结构和它们的组合所组成的组中的一个中选择的，
其中该薄膜是从由单晶材料、无定形材料、多晶材料和它们的组合所组成的组中选择的，并且该薄膜是在所述第一电介质结构的表面上选择性生长的非外延材料。
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US8753953B1 (en) * 2013-03-15 2014-06-17 International Business Machines Corporation Self aligned capacitor fabrication
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US7138316B2 (en) * 2003-09-23 2006-11-21 Intel Corporation Semiconductor channel on insulator structure
US20060046392A1 (en) * 2004-08-26 2006-03-02 Manning H M Methods of forming vertical transistor structures
US7622345B2 (en) * 2005-03-17 2009-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fully silicided gate electrodes and unsilicided poly resistors
US7705385B2 (en) 2005-09-12 2010-04-27 International Business Machines Corporation Selective deposition of germanium spacers on nitride
KR100695168B1 (ko) * 2006-01-10 2007-03-14 삼성전자주식회사 상변화 물질 박막의 형성방법, 이를 이용한 상변화 메모리소자의 제조방법

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