CN101453200A

CN101453200A - 共振隧穿二极管d触发器

Info

Publication number: CN101453200A
Application number: CNA2007101787902A
Authority: CN
Inventors: 杜睿; 杨富华
Original assignee: Institute of Semiconductors of CAS
Current assignee: Institute of Semiconductors of CAS
Priority date: 2007-12-05
Filing date: 2007-12-05
Publication date: 2009-06-10
Anticipated expiration: 2027-12-05
Also published as: CN101453200B

Abstract

一种共振隧穿二极管D触发器，包含有：一第一单稳态—双稳态转换逻辑单元；一第二单稳态-双稳态转换逻辑单元；一锁存单元由第一反相器和第二反相器构成，第一反相器的输出接第二反相器的输入端；第二反相器的输出接第一反相器的输入端；一第一传输门的输入端连接第一单稳态—双稳态转换逻辑单元的输出端，输出端连接至锁存单元的输入端；一第二传输门的输入端连接第二单稳态—双稳态转换逻辑单元的输出端，输出端连接锁存单元的输入端；一反相器的输出端连接第一单稳态—双稳态转换逻辑单元的输入端，该反相器的一端接地，该反相器的输入端连接至第二单稳态—双稳态转换逻辑单元的输入端。

Description

共振隧穿二极管D触发器

技术领域

本发明涉及一种触发器电路，特别是涉及一种利用共振隧穿二级管直流特性高度的非线性来简化电路结构复杂度的、适于利用半导体的立体集成工艺特别是化合物半导体的立体集成工艺实现的、适于高频应用的共振隧穿二极管D触发器。

背景技术

共振隧穿二极管是一种基于量子隧穿效应的纳米电子器件，也是目前在室温下工作速度最快的固态电子器件之一。

但是由于共振隧穿二极管为两端器件，不能实现电流调制，因而在应用中常见与三端器件的集成。在实际电路中与共振隧穿二极管集成最多的器件就是高电子迁移率晶体管，其所形成的电路保持了高频率、低噪声和低功耗的特点。现在，Si/SiGe共振隧穿二极管与工业主流CMOS工艺的集成也已经实现，可以满足超高速数字集成电路的应用要求。

由共振隧穿二极管与三端器件所构成的单稳态—双稳态转换逻辑单元，具有自锁存、多稳态等特性，已在数字、模拟、混合信号以及光电集成电路中得到了广泛应用。有关研究显示，对于发射极面积为几个平方微米的共振隧穿二极管，其开关时间已经在皮秒量级，因此限制单稳态—双稳态转换逻辑单元逻辑电路开关时间的主导因素为构成单稳态—双稳态转换逻辑单元的场效应晶体管的截止频率。根据KoichiMaezawa，Hideaki Matsuzaki等人在“High-Speed andLow-Power Operation of a Resonant Tunneling LogicGate单稳态—双稳态转换逻辑单元，Page 80-82，IEEE ELECTRON DEVICE LETTERS，VOL.19，NO.3，MARCH 1998”中的测试结果，由0.7μm的HEMT器件构成的单稳态—双稳态转换逻辑单元，最高运行频率可达35GHz。

未来的光传输系统(如SONET OC-768)的传输速率高达40 Gb/s，虽然在该系统中一般都采用半速率时钟，但是频率也在20GHz以上。到目前为止，国内已经研制出了基于不同工艺的多种分频器。现在，分频器的设计是衡量工艺优劣和设计水平高低的公认重要标志之一。目前国外最新发表的分频器工作频率已超过100GHz，但国内的水平还比较低，远不能满足传输系统频率的发展要求。

目前已有关于共振隧穿二极管用于分频器的报道，主要基于单稳态—双稳态转换逻辑单元的应用。但未见有利用共振隧穿二极管设计标准D触发器，然后级联进行分频的，而已有的共振隧穿二极管分频器，其应用也往往受到限制，如输入时钟信号需满足特定的要求，如延时、占空比等等，因此可能需要在电路中集成时钟缓冲单元，

这无疑又增加了电路的复杂性，与设计的初衷相矛盾。

在诸多分频电路中，触发器分频结构相对简单，不含注入锁定分频器中的LC谐振回路，有利于集成。本发明可用于组成二进制分频电路，一但结合GaAs、InP集成电路工艺实现，将具有高速度、低功耗的优势。即使用CMOS工艺实现，也将具有电路结构简单，功耗较低的优势。

发明内容

本发明的目的在于，提供一种共振隧穿二极管D触发器，其可根据输入信号和时钟信号的逻辑电平变化而转换输出信号逻辑电平。本发明有效地利用了共振隧穿二极管和场效应晶体管所组成的单稳态—双稳态转换逻辑单元的自锁存特性，从而达到简化电路结构的目的。

本发明提供一种共振隧穿二极管D触发器，其特征在于，包含有：

一第一单稳态—双稳态转换逻辑单元；

一第二单稳态—双稳态转换逻辑单元；

一锁存单元，该锁存单元由第一反相器和第二反相器构成，第一反相器的输出端接第二反相器的输入端；第二反相器的输出端接第一反相器的输入端；

一第一传输门，该第一传输门的输入端连接第一单稳态—双稳态转换逻辑单元的输出端，该第一传输门的输出端连接至锁存单元的输入端；

一第二传输门，该第二传输门的输入端连接第二单稳态—双稳态转换逻辑单元的输出端，该第二传输门的输出端连接锁存单元的输入端；

一反相器，该反相器的输出端连接第一单稳态—双稳态转换逻辑单元的输入端，用于产生反相的输入信号，该反相器的一端接地，该反相器的输入端连接至第二单稳态—双稳态转换逻辑单元的输入端；

其中该第一、第二单稳态—双稳态转换逻辑单元连接该共振隧穿二极管D触发器的时钟信号；

其中该反相器及该锁存单元由同一路直流电源供电；

其中该反相器的输入端及第二单稳态—双稳态转换逻辑单元的输入端连接该共振隧穿二极管D触发器的输入数据信号；

其中该锁存单元的输出端为该共振隧穿二极管D触发器的数据输出端，提供一对互补的输出信号。

其中所述的该第一单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和一个场效应晶体管组成，该两个共振隧穿二极管串联且一端接地，另一端接时钟信号，场效应晶体管与连接地的驱动隧穿二极管并联，场效应晶体管的栅极接收反相后的输入数据信号。

其中所述的该第二单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和一个场效应晶体管组成，该两个共振隧穿二极管串联且一端接地，另一端接时钟信号，场效应晶体管与连接地的驱动隧穿二极管并联，场效应晶体管的栅极接收触发器的输入数据信号。

本发明还提供一种共振隧穿二极管D触发器，其特征在于，包含有：

一第一单稳态—双稳态转换逻辑单元；

一第二单稳态—双稳态转换逻辑单元；

一反相器，该反相器的输出端连接第一单稳态—双稳态转换逻辑单元的输入端，用于产生反相的输入信号，该反相器的一端接地，该反相器的数据输入端连接至第二单稳态—双稳态转换逻辑单元的输入端；

其中该反相器及锁存单元由同一路直流电源供电，其中该第一、第二单稳态—双稳态转换逻辑单元由另一路直流电源供电；

其中该第一单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和两个场效应晶体管以及组成，该两个共振隧穿二极管与场效应晶体管串联，该共振隧穿二极管一端连接另一路直流电源，该场效应晶体管的源极接地，栅极接时钟信号，场效应晶体管与驱动隧穿二极管并联，场效应晶体管的栅极接收反相后的输入数据信号。

其中所述的该第二单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和两个场效应晶体管以及组成，该两个共振隧穿二极管与场效应晶体管串联，该共振隧穿二极管一端连接另一路直流电源，该场效应晶体管的源极接地，栅极接时钟信号，场效应晶体管与驱动隧穿二极管并联，场效应晶体管的栅极接收触发器的输入数据信号。

附图说明

为进一步说明本发明的具体技术内容，以下结合实施例及附图详细说明如后，其中：

图1为本发明的第一实施例，其是时钟信号直接作为单稳态—双稳态转换逻辑单元偏置的共振隧穿二极管D触发器；

图2为本发明的第二实施例，其是改进结构的共振隧穿二极管D触发器，时钟信号输入到场效应晶体管的栅极；

图3为共振隧穿二极管的直流特性曲线；

图4为典型单稳态—双稳态转换逻辑单元的电路结构结构图，图4(A)为图4的逻辑符号图；

图5为由两个共振隧穿二极管的直流负载线得到单稳态—双稳态转换逻辑单元的直流工作点；

图6为改进结构的共振隧穿二极管D触发器的时序图；

图7为由两级D触发器级联后构成的二进制分频器；

图8为由两级改进结构的共振隧穿二极管D触发器级联后构成的二进制分频器的时序图。

具体实施方式

请参考图1，显示了共振隧穿二极管D触发器的第一实施例的结构：该电路使用单路直流电源供电，输入数据信号D和时钟信号CLK，输出一对互补的数据信号Q、Qn。

请参考图1，显示了数据信号D连接于场效应晶体管152的栅极，场效应晶体管152用于输入信号的反相，其结构为一个标准的E/R反相器；场效应晶体管152的漏极连接上拉电阻151，上拉电阻151的另一端连接，输入信号加在场效应晶体管152的栅极，反相信号由场效应晶体管152的漏极输出。

请参考图1，其中第一单稳态—双稳态转换逻辑单元10包括：两个共振隧穿二极管101、102和一个场效应晶体管103组成，该两个共振隧穿二极管101、102串联且一端接地，场效应晶体管103与连接地的驱动隧穿二极管102并联，场效应晶体管103的栅极接收反相后的输入数据信号；其中第二单稳态—双稳态转换逻辑单元11包括：两个共振隧穿二极管111、112和一个场效应晶体管113组成，该两个共振隧穿二极管111、112串联且一端接地，场效应晶体管113与连接地的驱动隧穿二极管112并联，场效应晶体管113的栅极接收反相后的输入数据信号。时钟信号CLK作为单稳态—双稳态转换逻辑单元的偏置电压，分别连接第一单稳态—双稳态转换逻辑单元10中共振隧穿二极管101的一端及第二单稳态—双稳态转换逻辑单元11中共振隧穿二极管111的一端，第一单稳态—双稳态转换逻辑单元10中场效应晶体管103的漏极及第二单稳态—双稳态转换逻辑单元11中场效应晶体管113的漏极分别为第一、第二单稳态—双稳态转换逻辑单元11、12的输出端。

请参考图1，锁存单元12中的第一反相器121及第二反相器122的输出端交叉耦合到对方的输入端，两反相器组成的锁存单元12具有双稳特性，用于共振隧穿二极管D触发器输出数据的锁存。

请参考图1，场效应晶体管13、场效应晶体管14用作传输门，栅极连接时钟信号CLK，在时钟信号CLK为高电平期间导通，在时钟信号CLK为低电平期间关断，传输门13、14将第一、第二单稳态—双稳态转换逻辑单元10、11的输出端与锁存单元12的输出端连接起来。

从以上结构出发，可以得出该共振隧穿二极管D触发器的工作原理：在时钟信号CLK的上升沿到来的时刻，第一、第二单稳态—双稳态转换逻辑单元10、11的输出依据输入信号翻转，传输门13、14导通，锁存单元12的状态也随之发生翻转，即触发器的输出信号依据输入信号翻转；随后在时钟信号CLK维持高电平期间，由于单稳态—双稳态转换逻辑单元的自锁特性，输出随之锁定，单稳态—双稳态转换逻辑单元的工作原理原理请参考图5：即必须设计使单稳态—双稳态转换逻辑单元有合适的偏置，且设计使器件的尺寸相互合理的匹配以实现其工作在具有自锁存特性的双稳态模式。接下来时钟信号CLK下降为低电平，单稳态—双稳态转换逻辑单元“清零“，即输出低电平，同时传输门关断，输出亦不发生变化，直至时钟信号CLK的下一个上升沿到来。可见，触发器的透明时间仅限于时钟信号的上升沿，即实现了边沿触发的功能。电路总体上采用对称的差分结构，对于抑制共模噪声有良好的效果。在需要两相时钟信号CLK的情况下，单稳态—双稳态转换逻辑单元的时钟端的输入阻抗比较小，对于由发射极尺寸在微米量级的共振隧穿二级管的单稳态—双稳态转换逻辑单元仅为几千欧姆，输入电流较大，对于集成的NMOS E/E，E/R反相器或CMOS反相器，较大的输出电流将把反相时钟信号CLK的高电平拉低。因此需要输入两相时钟信号CLK。也可在时钟缓冲单元中集成反相放大单元来代替反相器。

请参考图2，显示了共振隧穿二极管D触发器的第二实施例，为第一实施例的一种改进结构：该电路使用双路直流电源供电：锁存单元12’，反相器15’共用一路直流电源，第一、第二单稳态—双稳态转换逻辑单元10’、11’共用一路直流电源且直流电压取值为第一中结构中时钟信号CLK的高电平之值。该电路输入数据信号D和时钟信号CLK，输出一对互补的数据信号Q、Qn。

请参考图2，显示了数据信号D连接于场效应晶体管152’的栅极，场效应晶体管152’用于输入信号的反相，其结构为一个标准的E/R反相器：场效应晶体管152’的漏极连接上拉电阻151’，上拉电阻151’的另一端连接，输入信号加在场效应晶体管152’的栅极，反相信号由场效应晶体管152’的漏极输出。

请参考图2，其中第一单稳态—双稳态转换逻辑单元10’包括：两个共振隧穿二极管101’、102’和两个场效应晶体管103’以及104’组成，该两个共振隧穿二极管101’、102’与场效应晶体管104’串联，该共振隧穿二极管101’一端连接另一路直流电源，该场效应晶体管104’的源极接地，场效应晶体管103’与驱动隧穿二极管102’并联，场效应晶体管103’的栅极接收反相后的输入数据信号；其中第二单稳态—双稳态转换逻辑单元11’包括：两个共振隧穿二极管111’、112’和和两个场效应晶体管113’以及114’组成，该两个共振隧穿二极管111’、112’与场效应晶体管114’串联，该共振隧穿二极管111’一端连接另一路直流电源，该场效应晶体管114’的源极接地，场效应晶体管113’与驱动隧穿二极管112’并联，场效应晶体管113’的栅极接收触发器的输入数据信号。时钟信号CLK作为单稳态—双稳态转换逻辑单元的使能信号，分别连接第一单稳态—双稳态转换逻辑单元10’中场效应晶体管104’的栅极及第二单稳态—双稳态转换逻辑单元11’中场效应晶体管114’的栅极，第一单稳态—双稳态转换逻辑单元10’中场效应晶体管103’的漏极及第二单稳态—双稳态转换逻辑单元11’中场效应晶体管113’的漏极分别为第一、第二单稳态—双稳态转换逻辑单元11’、12’的输出端。

请参考图2，锁存单元12’中的第一反相器121’及第二反相器122’的输出端交叉耦合到对方的输入端，两反相器组成的锁存单元12’具有双稳特性，用于共振隧穿二极管D触发器输出数据的锁存。

请参考图2，场效应晶体管13’、场效应晶体管14’用作传输门，栅极连接时钟信号CLK，在时钟信号CLK为高电平期间导通，在时钟信号CLK为低电平期间关断，传输门13’、14’将第一、第二单稳态—双稳态转换逻辑单元10’、11’的输出端与锁存单元12’的输出端连接起来。

从以上结构出发，可以得出该共振隧穿二极管D触发器的工作原理：在时钟信号CLK的上升沿到来的时刻，第一、第二单稳态—双稳态转换逻辑单元10’、11’中的场效应晶体管104’、114’导通，第一、第二单稳态—双稳态转换逻辑单元被打开，接收输入数据信号，单稳态—双稳态转换逻辑单元的输出随即依据输入信号翻转，传输门13’、14’导通，锁存单元12’的状态也随之发生翻转，即触发器的输出信号依据输入信号翻转；随后在时钟信号CLK维持高电平期间，由于单稳态—双稳态转换逻辑单元的自锁特性，输出随之锁定，单稳态—双稳态转换逻辑单元的工作原理原理请参考图5：即必须设计使单稳态—双稳态转换逻辑单元有合适的偏置，且设计使器件的尺寸相互合理的匹配以实现其工作在具有自锁存特性的双稳态模式。接下来时钟信号CLK下降为低电平，单稳态—双稳态转换逻辑单元“置1“，即输出高电平，同时传输门关断，输出亦不发生变化，直至时钟信号CLK的下一个上升沿到来。可见，触发器的透明时间仅限于时钟信号的上升沿，即实现了边沿触发的功能。电路总体上采用对称的差分结构，对于抑制共模噪声有良好的效果。在需要两相时钟信号CLK的情况下，由于单稳态—双稳态转换逻辑单元的时钟端为第一单稳态—双稳态转换逻辑单元10’中场效应晶体管104’的栅极及第二单稳态—双稳态转换逻辑单元11’中场效应晶体管114’的栅极，输入阻抗较大，对于集成的E/E，E/R反相器或CMOS反相器，都可以满足电压传输的匹配要求。

请参考图3，显示一个共振隧穿二极管的直流特性曲线，通常根据偏置电压的不同将其人为划分为正微分电阻区域PDR1、负微分电阻区域NDR1、谷区域Valley Region，正微分电阻区域PDR2。

请参考图4，显示一个典型单稳态—双稳态转换逻辑单元的电路结构，图4(A)为图4的逻辑符号图，其中包含两个串联的共振隧穿二极管41、42和一个场效应晶体管43，场效应晶体管43与一个共振隧穿二极管43并联，称为驱动共振隧穿二极管；另一个称为负载共振隧穿二极管。这是一个四端的结构，如图1所示，其逻辑特性如下表：

上述该典型单稳态—双稳态转换逻辑单元的基本工作原理可阐述为：当场效应晶体管

输入低电平，在单稳态—双稳态转换逻辑单元偏置电压上升过程中，由于负载共振隧穿二极管的峰电流高于驱动共振隧穿二极管和场效应晶体管并联的总峰电流，根据共振隧穿二极管的特性，驱动共振隧穿二极管将先发生淬灭，单稳态—双稳态转换逻辑单元输出高电平；当场效应晶体管输入高电平，在单稳态—双稳态转换逻辑单元偏置电压上升过程中，由于驱动共振隧穿二极管和场效应晶体管并联的总峰电流高于负载共振隧穿二极管的峰电流，根据共振隧穿二极管的特性，负载共振隧穿二极管将先发生淬灭，单稳态—双稳态转换逻辑单元输出低电平；在此过程中，单稳态—双稳态转换逻辑单元等同一个反相器。

请参考图5，显示了单稳态—双稳态转换逻辑单元结构中，两共振隧穿二极管的直流负载线。从直流负载图出发可以得到单稳态—双稳态转换逻辑单元的工作原理并进行定量的计算。图中横轴代表驱动共振隧穿二极管两端电压，纵轴代表流过两共振隧穿二极管的电流，由于在设计中使单稳态—双稳态转换逻辑单元的输入电流和输出电流都近似为零，流过两个共振隧穿二极管的电流始终相等，因此图中两直流负载线的交点即为电路的工作点，图中显示出四个合法的工作点L1、L2、H1、H2，V_L1<V_L2，V_H1)V_H2。

假定单稳态—双稳态转换逻辑单元被前级完全相同的单稳态—双稳态转换逻辑单元所驱动，为实现如上面表格所给出的逻辑特性，必须使设计满足下列几个条件：

驱动共振隧穿二极管的峰电流应高于负载共振隧穿二极管的峰电流。

为保证双稳态的工作模式，要选择合适的偏置电压，即VCLK高电平的取值，使两条负载线有三个交点，其中左右两个交点处于正微分电导区域，对应系统势能的谷点，为稳定工作点。关于正微分电导区域的说明可参考图3。

为保证单稳态—双稳态转换逻辑单元在允许的输入范围内实现希望的逻辑特性可以在设计时计算选择合适的器件，需要满足的条件有：当输入电平为V_H2，场效应晶体管的V_ds为V_p1时，驱动共振隧穿二极管总的峰电流应高于负载共振隧穿二极管的峰电流；当输入电平为V_H1，场效应晶体管的V_ds为V_p2时，驱动共振隧穿二极管总的电流应低于负载共振隧穿二极管的峰电流，否则在时钟信号为高电平期间，输入由低电平到高电平的变化将导致自锁存失败；当输入电平为V_L2，场效应晶体管的V_ds为V_p1时，驱动共振隧穿二极管总的峰电流应低于负载共振隧穿二极管的峰电流。

对于条件1，可以通过控制驱动共振隧穿二极管和负载共振隧穿二极管的发射极面积来实现。

对于条件2，当共振隧穿二极管选定之后，总可以找到合适偏置电压的值。

对于条件3，可以通过计算选择合适的场效应晶体管的栅宽范围来实现。

请参考图6，显示了SPICE仿真得到的改进结构的共振隧穿二极管D触发器之时序图。时钟信号CLK和输入信号的设置如图中所示，根据输出信号的时序。可以判断这是一个具有边沿触发性质的D触发器。

请参考图7，显示了一个由两级共振隧穿二极管D触发器级联后构成的二进制分频器。两个触发器作为主、从两级锁存器协同工作，在时钟信号CLK的高电平和低电平期间交替采样和保持。在时钟信号CLK高电平时，主锁存器对从锁存器上一个时钟周期的反相输出进行采样，此时从锁存器输出处于保持状态。在时钟信号CLK低电平时，主锁存器输出处于保持状态，从锁存器对主锁存器的输出进行采样，再将反相输出反馈到主锁存器的输入端。当下一个时钟周期到来时，主锁存器又对反馈信号进行新一轮的采样、保持，从而实现分频功能。

请参考图8，显示了SPICE仿真得到的由两级改进结构的共振隧穿二极管D触发器级联后构成的二进制分频器之时序图。

与已知技术比较，由于充分利用了共振隧穿二极管的非线性特性，与标准CMOS工艺的实现相比，本发明的共振隧穿二极管D触发器可使电路中元器件的数量减少一半。

以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims

1.一种共振隧穿二极管D触发器，其特征在于，包含有：

一第一单稳态—双稳态转换逻辑单元；

一第二单稳态—双稳态转换逻辑单元；

其中该反相器及该锁存单元由同一路直流电源供电；

2.如权利要求1所述的共振隧穿二极管D触发器，其特征在于，其中所述的该第一单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和一个场效应晶体管组成，该两个共振隧穿二极管串联且一端接地，另一端接时钟信号，场效应晶体管与连接地的驱动隧穿二极管并联，场效应晶体管的栅极接收反相后的输入数据信号。

3.如权利要求1所述的共振隧穿二极管D触发器，其特征在于，其中所述的该第二单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和一个场效应晶体管组成，该两个共振隧穿二极管串联且一端接地，另一端接时钟信号，场效应晶体管与连接地的驱动隧穿二极管并联，场效应晶体管的栅极接收触发器的输入数据信号。

4.一种共振隧穿二极管D触发器，其特征在于，包含有：

一第一单稳态—双稳态转换逻辑单元；

一第二单稳态—双稳态转换逻辑单元；

5.如权利要求4所述的共振隧穿二极管D触发器，其特征在于，其中该第一单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和两个场效应晶体管以及组成，该两个共振隧穿二极管与场效应晶体管串联，该共振隧穿二极管一端连接另一路直流电源，该场效应晶体管的源极接地，栅极接时钟信号，场效应晶体管与驱动隧穿二极管并联，场效应晶体管的栅极接收反相后的输入数据信号。

6.如权利要求4所述的共振隧穿二极管D触发器，其特征在于，其中所述的该第二单稳态—双稳态转换逻辑单元包括：两个共振隧穿二极管和两个场效应晶体管以及组成，该两个共振隧穿二极管与场效应晶体管串联，该共振隧穿二极管一端连接另一路直流电源，该场效应晶体管的源极接地，栅极接时钟信号，场效应晶体管与驱动隧穿二极管并联，场效应晶体管的栅极接收触发器的输入数据信号。