CN101424738B - 基于fpga的实时数字脉冲压缩系统的处理方法 - Google Patents

基于fpga的实时数字脉冲压缩系统的处理方法 Download PDF

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Abstract

本发明涉及一种基于FPGA的实时数字脉冲压缩系统的处理方法，采用的方法是：中频信号经过A/D采样后进行幅度判决，然后按以下步骤进行：FFT处理；匹配乘法处理：IFFT处理；输出脉压结果。本发明采用上述方法后，对4096点数据进行频域数字脉冲压缩，选取8个碟形算子、32个RAM(128*32bit)和48个ROM(934*32bit)进行运算，若系统处理速度为100MHz，完成整个压缩处理只需要49us，其中FFT用时23040ns，综合滤波用时2560ns，IFFT用时23040ns。可见，采用该优化设计方法可以大大提高处理速度，并且利用FPGA处理可以减小系统的功耗，在航天领域有较大的使用价值和较好的应用前景。

Description

基于FPGA的实时数字脉冲压缩系统的处理方法
技术领域
本发明属于雷达信号处理方法，涉及大时宽带宽积的线性调频数字脉冲压缩系统在频域内的实现方法，具体地讲是一种基于FPGA的实时数字脉冲压缩系统的处理方法。
背景技术
脉冲压缩技术因解决了雷达作用距离与分辨力之间的矛盾而成为现代雷达的一种重要体制。现今数字脉冲压缩系统大多采用频域处理方法，脉冲压缩处理的计算量大，对实时性要求较高，一般采取较多的DSP的硬件平台实现，硬件系统复杂，功耗大，不易广泛应用。利用FPGA处理大时宽带宽积的雷达脉冲信号时往往需要较长的处理时间，很难满足某些场合下的实时处理要求。
发明内容
本发明的目的是提供一种使大时宽带宽积的脉冲压缩技术易于工程化，通过一系列优化设计方法在有限的资源下实现实时压缩处理的基于FPGA的实时数字脉冲压缩系统的处理方法。
为了实现上述目的，本发明所采用的方法是：中频信号经过A/D采样后进行幅度判决，然后按以下步骤进行处理：
第一步骤：FFT处理
用高速时钟采样后得到有用信号，将其补0到4096点后放入32个RAM中进行后面的处理：先将4096点FFT输入数据生成4个1024点的序列，再分别对这4个序列进行1024点的FFT，而对于每一个1024点的FFT而言，又可以继续分成4个256点的FFT，这样继续一直分下去，通过6轮的计算最后就只剩4点的DFT了，直接计算即可；
第二步骤：匹配乘法(频谱搬移和综合滤波)处理
当FFT计算结束后，4096点的结果已经存放在32个RAM里面，接下来进行的就是频域的匹配乘法处理，匹配滤波器的系数已经存放在24个ROM里面，在计算过程中，直接将RAM里面的数据取出来与ROM取出来的系数直接相乘即可得到计算结果，并且存放于32个RAM里面；
第三步骤：IFFT处理
频域匹配乘法结束之后得到的32个RAM中的序列，输入序列按照基4抽取的规律分解成4组，整个4096点的DFT经过6轮的分解后会得到4点的DFT的计算，计算出第1轮的1024个4点的DFT后，将结果重新排列后进行第2轮的1024个4点的DFT计算，一直这样直到6轮计算结束，得到的结果就是最后脉冲压缩输出系列；
第四步骤：输出脉冲压缩结果
IFFT处理结束之后，脉冲压缩结果已经存放在32个RAM之中，需要将结果顺序从RAM中读出来送给输出，并且在输出结束之后将32个RAM内容清零已准备进行下一次的脉冲压缩处理。
本发明采用上述优化设计方法后，对4096点数据进行频域数字脉冲压缩，选取8个碟形算子、32个RAM(128*32bit)和48个ROM(934*32bit)进行运算，若系统处理速度为100MHz，完成整个压缩处理只需要49us，其中FFT用时23040ns，综合滤波用时2560ns，IFFT用时23040ns。可见，采用该优化设计方法可以大大提高处理速度，并且利用FPGA处理可以减小系统的功耗，在航天领域有较大的使用价值和较好的应用前景。
附图说明
图1为目前目标识别信号处理框图。
图2为本发明脉冲压缩整体流程图。
图3为本发明FFT处理流程图。
图4为本发明频域匹配乘法处理流程图。
图5为本发明IFFT处理流程图。
具体实施方式
下面结合附图对本发明作进一步的详细描述
脉冲压缩技术因解决了雷达作用距离与分辨力之间的矛盾，在精确制导领域具有广泛的应用前景。目前，目标自动识别常用步进跳频脉冲压缩体制、线性调频脉冲压缩体制和线性调频加步进跳频二次脉冲压缩体制，其信号处理过程如图1所示。其中，脉冲压缩主要用来提高信号检测性能，从而提高目标识的效果。
本发明基于FPGA处理平台，实现了实时数字脉冲压缩系统的优化设计。其处理流程如图2所示，中频信号经过A/D采样后进行幅度判决，然后进行、FFT、匹配乘法(频谱搬移和综合滤波)和IFFT等处理，输出脉冲压缩结果。
其中，FFT处理流程如图3所示。用高速时钟采样后得到有用信号，将其补0到4096点后放入32个RAM中进行后面的脉冲压缩处理。先将4096点FFT输入数据生成4个1024点的序列，再分别对这4个序列进行1024点的FFT。而对于每一个1024点的FFT而言，又可以继续分成4个256点的FFT，这样继续一直分下去，通过6轮的计算最后就只剩4点的DFT了，直接计算即可。
当FFT计算结束后，4096点的结果已经存放在32个RAM里面，接下来进行的就是频域的匹配乘法处理，匹配滤波器的系数已经存放在24个ROM里面，在计算过程中，直接将RAM里面的数据取出来与ROM取出来的系数直接相乘即可得到计算结果，并且存放于32个RAM里面。频域匹配乘法处理流程图如图4所示。
频域匹配乘法结束之后得到的32个RAM中的序列，输入序列按照基4抽取的规律分解成4组，整个4096点的DFT经过6轮的分解后会得到4点的DFT的计算。计算出第1轮的1024个4点的DFT后，将结果重新排列后进行第2轮的1024个4点的DFT计算，一直这样直到6轮计算结束，得到的结果就是最后脉冲压缩输出系列。IFFT处理的流程图如图5所示。
IFFT处理结束之后，脉冲压缩结果已经存放在32个RAM之中，需要将结果顺序从RAM中读出来送给输出，并且在输出结束之后将32个RAM内容清零已准备进行下一次的脉冲压缩处理。
整个脉冲压缩算法的具体实现上采用了一系列的优化设计方法。首先，优化脉冲压缩处理流程。系统始终都是一路在进行处理，只是在最后IFFT之后才将I，Q两路分离出来，这样，对于系统资源的需求大大减少，同时也可以减少总体的处理时间。
第二，采用流水线和并行处理技术。脉冲压缩算法在FPGA上实现时充分优化资源，压缩过程中采用并行的流水线处理，资源充分复用。
第三，优化时序控制方法。系统中有专门的RAM读地址控制和写地址控制模块，ROM读地址控制模块和碟形算子模块，由三级状态信号控制相应地址的产生，第一级状态信号有FFT状态、综合滤波状态、IFFT状态；第二级状态信号包括FFT和IFFT的轮次运算状态信号；第三级状态信号包括FFT和IFFT每轮运算状态下的N次运算状态信号。状态信号由RAM读地址控制模块产生，并由它传递给RAM写地址控制模块、ROM读地址控制模块和碟形算子模块，以控制模块的时序动作，这样便于时序控制和并行运算，加快处理速度。
第四，优化蝶形算子设计方法。在FFT、综合滤波和IFFT三种状态下都需要用到乘法器，系统通过状态信号来控制乘法器的输出数据，并且将计算结果进行相应的处理，就可以在不同的状态下使用同样的乘法器完成不同的功能，这样既节省了资源又加快了运行速度。另外，将4个乘法器输出的复数分成两组后分别相加或相减，再将结果相加，最后进行复数乘法，此方法相对于顺序相加所需时钟周期减少，而且时序稳定。
第五，采用滤波器合并技术。因为脉冲压缩处理需要进行低通滤波、匹配滤波和加权滤波，本系统在处理时把三个滤波器合并成一个综合滤波器，在频域滤波的时候可以有效减少处理时间，节省资源。
本发明已成功用于所研制的数字脉冲压缩样机，具用良好的压缩效果。对于时宽带宽积为500(时宽为10us、带宽为50MHz)、中频为150MHz的线性调频信号，在一片Xilinx公司的Virtex-4FPGA芯片上，采用该优化设计方法可以在111us内完成一个周期脉冲信号的压缩处理。压缩后的脉冲信号时宽为34ns，主旁瓣比优于-35dB，在节省处理时间的基础上又能达到所需要的技术指标和其他技术要求。
本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (1)

1.一种基于FPGA的实时数字脉冲压缩系统的处理方法，采用的方法是：中频信号经过A/D采样后进行幅度判决，然后按以下步骤进行：
第一步骤：FFT处理
用高速时钟采样后得到有用信号，将其补0到4096点后放入32个RAM中进行后面的处理：先将4096点FFT输入数据生成4个1024点的序列，再分别对这4个序列进行1024点的FFT，而对于每一个1024点的FFT而言，又可以继续分成4个256点的FFT，这样继续一直分下去，通过6轮的计算最后就只剩4点的DFT了，直接计算即可；
第二步骤：匹配乘法处理
当FFT计算结束后，4096点的结果已经存放在32个RAM里面，接下来进行的就是频域的匹配乘法处理，匹配滤波器的系数已经存放在24个ROM里面，在计算过程中，直接将RAM里面的数据取出来与ROM取出来的系数直接相乘即可得到计算结果，并且存放于32个RAM里面；
第三步骤：IFFT处理
频域匹配乘法结束之后得到的32个RAM中的序列，输入序列按照基4抽取的规律分解成4组，整个4096点的DFT经过6轮的分解后会得到4点的DFT的计算，计算出第1轮的1024个4点的DFT后，将结果重新排列后进行第2轮的1024个4点的DFT计算，一直这样直到6轮计算结束，得到的结果就是最后脉冲压缩输出系列；
第四步骤：输出脉冲压缩结果
IFFT处理结束之后，脉冲压缩结果已经存放在32个RAM之中，需要将结果顺序从RAM中读出来送给输出，并且在输出结束之后将32个RAM内容清零已准备进行下一次的脉冲压缩处理。
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