CN101165510A - 星载合成孔径雷达可变位数baq压缩系统及方法 - Google Patents

Abstract

本发明公开一种星载合成孔径雷达系统的原始数据可变位数压缩系统及方法，系统包括：I、Q路A/D模数转换器，I、Q路寄存器，核心处理器，多路拼接电路，多路拼接寄存器；方法包括：输入的分块数据由累加器阵列单元进行累加，取高位作为分块均值；构造由分块均值与采样数据绝对值为地址的量化编码表；通过一一对应的映射编码表，由编码地址查表得出量化码字，并与符号位重新编码；编码值进行比特拼接和打包输出BAQ压缩数据。核心处理器可随控制命令而实时改变BAQ压缩位数，并考虑硬件特点适当简化算法复杂度。用流水和并行结构提高运算速度，通过资源共享来降低资源消耗。满足星载系统小型化、低功耗和高可靠性的要求。

Description

星载合成孔径雷达可变位数BAQ压缩系统及方法

技术领域

本发明属于合成孔径雷达信号处理领域，涉及星载合成孔径雷达原始数据压缩方法。

背景技术

合成孔径雷达能够全天候全天时地实现对地球表面的观测，获得地面目标的高分辨率图像，在国民经济和国防领域有着广泛的应用前景。

星载合成孔径雷达系统的数据率通常可达到每秒数百兆比特，这给数据传输和存储带来很大的挑战，并且限制了合成孔径雷达系统整体性能的提高。对回波数据进行压缩处理，然后再进行存储或传输是改善系统综合性能的有效途径之一。合成孔径雷达原始数据压缩已经发展出多种算法。如分块自适应量化(BAQ)、分块浮点量化(BFPQ)、矢量量化(VQ)、BAVQ、FFT-BAQ、DCT-BAQ和WHT-BAQ等。其中，BAQ和BFPQ已经在国外星载合成孔径雷达中得到实际应用。

发明内容

针对合成孔径雷达原始数据率不能满足星载合成孔径雷达系统每秒数百兆比特数据率的使用要求，并且限制了合成孔径雷达系统整体性能的提高。本发明的目的是对回波数据进行压缩处理，然后再进行存储和传输来改善系统综合性能，为此，本发明提出一种星载合成孔径雷达可变位数BAQ压缩系统及方法，为型号卫星的工程化提供设计参考。

为了实现本发明的目的，本发明的一方面，是提供一种星载合成孔径雷达系统的原始数据可变位数压缩系统，包括：

I路A/D模数转换器，用于将I路模拟回波数据转换成I路数字回波数据；

Q路A/D模数转换器，用于将Q路模拟回波数据转换成Q路数字回波数据；

与I路A/D模数转换器连接的I路寄存器，用于读取存储I路A/D模数转换器输入的I路数字回波数据；

与Q路A/D模数转换器连接的Q路寄存器，用于读取存储Q路A/D模数转换器输入的Q路数字回波数据；

与I路寄存器和Q路寄存器连接的核心处理器，根据控制指令对核心处理单元作选择，用于将I路寄存器和Q路寄存器输入的I路数字回波数据和Q路数字回波数据进行分块自适应量化处理，查表输出的量化位数作相应变化，用于实时改变压缩位数；

与核心处理器连接的多路拼接电路，用于将核心处理器输入的分块自适应量化处理的量化位数压缩数据进行拼接；

与多路拼接电路连接的多路拼接寄存器，用于读取多路拼接电路输入的拼接数字数据进行存储；

与多路拼接寄存器连接的各通道的数据缓存器，用于将两路拼接寄存器输入的8比特数字数据合并为16比特，并经过数据缓存器按各通道进行数据传输。

为了实现本发明的目的，本发明的另一方面，是提供一种星载合成孔径雷达系统的原始数据可变位数压缩方法，包括：

步骤1：输入的分块数据经由累加器阵列单元进行累加，取高位作为分块均值；

步骤2：构造由分块均值与采样数据绝对值为地址的量化编码表；

步骤3：根据控制命令对核心处理单元作选择，选择量化编码表的输出位数，用于实时改变压缩位数；

步骤4：通过一一对应的映射编码表，由编码地址查表得出量化码字，并与符号位重新编码；

步骤5：编码值进行比特拼接和打包输出BAQ压缩数据。

根据本发明的实施例：所述不同压缩位数处理时，采用分块大小相同的结构，使用同一个编码表。

根据本发明的实施例：所述累加器阵列单元，采用流水和并行结构构造累加器阵列单元，每一分块由独立的累加器完成。

根据本发明的实施例：所述映射编码表根据均值与方差的解析关系，及方差与判决电平和量化电平的线性关系，得出样本输入值形成的查表地址与编码表量化电平的映射关系，由MATLAB预先生成量化编码表并固化到FPGA内部。

本发明采用自顶向下的设计方法来实现2，3，4比特BAQ算法。通过并行和流水工作方式来提高运算速度，通过资源共享来降低系统的硬件规模。满足了星载系统小型化、低功耗和高可靠性的要求。

采用流水和并行结构构造累加器阵列单元，每一分块由独立的累加器完成，提高了系统运算速度。

不同压缩位数处理时，采用相同的分块大小，使用同一个编码表，有效地共享硬件资源，节省开销。

附图说明

图1是BAQ算法的原理框图；

图2是本发明星载合成孔径雷达系统的原始数据可变位数压缩系统结构框图；

图3是本发明中核心处理器结构示意图

图4是本发明中累加器阵列单元结构示意图；

图5是本发明中多路累加器阵列结构示意图；

图6是本发明中量化编码表。

具体实施方式

下面将结合附图对本发明加以详细说明，应指出的是，所描述的实施例仅旨在便于对本发明的理解，而对其不起任何限定作用。

如图2本发明星载合成孔径雷达系统的原始数据可变位数压缩系统结构框图所示，提出一种采用可编程器件FPGA实现2位、3位和4位BAQ压缩方法。利用FPGA可编程及片内包含大量存储和运算单元的特点，通过资源共享，使其在节省硬件资源开销的情况下实现压缩位数受控可变，并具备实时性强和可靠性高的优点。

本发明可变位数压缩系统包括：I路A/D模数转换器11，Q路A/D模数转换器12，I路寄存器21，Q路寄存器22，实现数据压缩的核心处理器3，多路拼接电路4，多路缓存寄存器5，各通道的数据缓存器6采用主备两路通道1和通道2。

实现本发明可变位数压缩系统BAQ算法的基本原理如下所述：

BAQ算法的基础是认为SAR原始数据在距离向和方位向具有缓变方差零均值高斯分布的特点。通过将大数据块划分为若干小块，利用小块内数据的动态范围远远小于整块数据动态范围的特点，实现整块数据的自适应量化。从全局来看，获得了较大动态范围数据的压缩。如图1给出BAQ算法的原理框图，其实现步骤如下：

①将原始数据分成若干小块，估算每个小块内的方差；

②应用小块内方差将块内数据归一化，使之符合均值为0方差为1的标准高斯分布；

③以(0，1)高斯分布为基础，预先计算好判决电平及量化电平；

④用归一化的数据与判决电平比较得到量化后的码字；

⑤根据接收到的数据、各数据块的方差以及量化电平恢复出原始数据。

由于直接计算方差需要大量的乘法和开方运算，因此实际的BAQ算法实现是利用数据的统计均值查表来获得方差。预先建立方差与数据统计均值之间的关系，这样只需要求均值和查表计算。

假设I、Q通道的数据均为零均值的高斯分布，将原始数据分成K_a×K_r的子块，K_a、K_r分别是距离向和方位向的点数。用I_k和Q_k分别表示I、Q两个通道的样本，E[|I|]和E[|Q|]分别表示I、Q通道幅度的统计均值，那么：

$E\left[\right|I\left|\right]=E\left[\right|Q\left|\right]=\frac{1}{2K_a{K}_r}\underset{k=1}{\overset{K_a{K}_r}{\mathrm{\Σ}}}\left(\right|I_k|+|Q_k\left|\right)---\left(1\right)$

均值和方差σ的关系为：

$\stackrel{\‾}{\left|x\right|}=\underset{i=1}{\overset{K_a{K}_r}{\mathrm{\Σ}}}\frac{\left|x_i\right|+0.5}{\sqrt{2\mathrm{\π}}\mathrm{\σ}}{\∫}_{x_i}^{x_{i+1}}\exp (-x^2/{2\mathrm{\σ}}^2)\mathrm{dx}---\left(2\right)$

在实际系统中，利用以上的关系，预先求出与每个

对应的σ值。假设量化的数据在块内为理想的高斯分布，不存在截断，那么它们之间的关系满足公式(3)和公式(4)。

$E\left|x\right|={\∫}_{-\∞}^{+\∞}\left|x\right|f\left(x\right)\mathrm{dx}={\∫}_{-\∞}^{+\∞}\left|x\right|\frac{1}{\sqrt{2\mathrm{\π}}\mathrm{\σ}}\exp (-\frac{x^2}{{2\mathrm{\σ}}^2})\mathrm{dx}$

$=2{\∫}_0^{+\∞}x\frac{1}{\sqrt{2\mathrm{\π}}\mathrm{\σ}}\exp (-\frac{x^2}{{2\mathrm{\σ}}^2})\mathrm{dx}=\mathrm{\σ}\sqrt{\frac{2}{\mathrm{\π}}}$

$\⇒E\left|x\right|=0.79788\mathrm{\σ}---\left(3\right)$

σ＝E|x|×1.2533    (4)

通过上述的换算可以看出，根据方差与均值之间的统计关系，可以采用求均值的方法代替求方差。

再根据最小均方误差准则推导判决电平和量化电平，得

$s_k=\frac{y_k+y_{k-1}}{2}---\left(5\right)$

$y_k=\frac{{\∫}_{s_k}^{s_{k+1}}\mathrm{xp}\left(x\right)\mathrm{dx}}{{\∫}_{s_k}^{s_{k+1}}p\left(x\right)\mathrm{dx}}---\left(6\right)$

其中，x为输入信号，s为判决电平，y为量化电平，p(x)为输入样本的概率密度函数。根据公式(5)、(6)迭代计算可得判决电平和量化电平，表1给出经计算得到的2-bit、3-bit、4-bit BAQ的最佳判决电平和量化电平。

表1最佳判决电平和量化电平

依据BAQ算法原理，并结合附图，对本发明提出的采用FPGA实现压缩比可变BAQ算法的具体方法、结构及特征，进行详细说明。

利用FPGA实现可变位数BAQ算法的数据流设计如附图2所示。I、Q两路数据经I路A/D模数转换器11，Q路A/D模数转换器12采样的每样本8 bit均匀量化编码首先分别送入FPGA片内I路寄存器21，Q路寄存器22锁存。之后，根据输入的控制指令，将数据送入与压缩比相对应的BAQ处理器31和BAQ处理器32，经BAQ核心处理器3压缩为每样本m bit(m＝2，3，4)的信号。为提高整体的运算速度，采用两个相同的比特拼接电路并行处理I、Q两路数据，将I、Q两路数据拼成每路8bit数据流，再送入FIFO缓存寄存器5。最后，处理单元出来的I、Q两路数据合并为16bit的数据流，通过数据缓存器61和数据缓存器62缓存后经主备两路通道1和通道2下传。

比特拼接电路4实施例中采用六个分拼接电路，即为第一拼接电路41、第二拼接电路42、第三拼接电路43、第四拼接电路44、第五拼接电路45、第六拼接电路46。

其中，拼接电路41、拼接电路46在实现4比特压缩时，分别完成I路、Q路4比特拼接成8比特数据；拼接电路42、45在实现3比特压缩时，分别完成I路、Q路3比特拼接成8比特数据；拼接电路43、44在实现2比特压缩时，分别完成I路、Q路2比特拼接成8比特数据。

实施例中多路缓存寄存器5也与之对应采用六路缓存寄存器，即为第一缓存寄存器51、第二缓存寄存器52、第三缓存寄存器53、第四缓存寄存器54、第五缓存寄存器55、第六缓存寄存器56。

根据算法的实现步骤，结合FPGA实现的特点，附图3给出用FPGA实现附图2中核心处理器3的实现方案包括：

I路分块自适应量化处理器31，用于读取I路寄存器21输入的I路数字回波数据，进行分块累加并生成量化编码表的查表地址；

Q路分块自适应量化处理器32，用于读取Q路寄存器22输入的Q路数字回波数据，进行分块累加并生成量化编码表的查表地址；

与I路分块自适应量化处理器31和Q路分块自适应量化处理器32连接的量化编码只读寄存器36，用于将I路寄存器21和Q路寄存器22输入的I路数字回波数据和Q路数字回波数据依据其查表地址进行量化处理成量化数据。

所述I路分块自适应量化处理器31和Q路分块自适应量化处理器32共用一套累加器阵列单元33、分块均值单元34和量化编码单元36或采用各自独立的结构。

所述I路分块自适应量化处理器31和Q路分块自适应量化处理器32包括：

取符号位单元311，读取I路寄存器21的数字回波数据，获取符号位数据，用于输出1比特数字回波符号位数据；

取绝对值单元312，读取I路寄存器21的数字回波数据，用于输出7比特数字回波绝对值数据；

与取绝对值单元312连接的累加器阵列单元33，用于将取绝对值单元312输出的7比特数字回波绝对值数据进行分块累加；

与累加器阵列单元33连接的分块均值单元34，用于将取绝对值单元312输出的7比特数字回波绝对值数据进行累加，得到的分块累加和数据取高n(n＝4-7)位生成分块均值数据；

与取绝对值单元3 12和分块均值单元34连接的查表地址单元351，用于将绝对值数据和分块均值数据生成查表地址；

与查表地址单元351连接的量化编码单元36，用于根据控制命令将查表地址单元351的查表地址信息生成对应比特量化编码；

与符号位单元311和量化编码单元36连接的符号位编码位单元371，用于将符号位单元311输出的1比特符号位数据和量化编码单元36量化编码生成的编码位数据，并重建输出码值。

上述仅举出I路分块自适应量化处理器的实例，Q路分块自适应量化处理器中取绝对值单元322、符号位单元321、查表地址单元352、符号位编码位单元372及其它部件连接方式及单元功能相同。

经片内FIFO锁存器的I、Q两路数据，先根据A/D模数转换器11和12的编码方式分离符号位和绝对值。绝对值经累加器阵列单元33进行累加后，根据器件运算性能，取累加值高n bit(n＝4-7)作为分块均值。均值与每样本7bit的绝对值构成(7+n)位的地址，通过量化编码表查找出对应的(m-1)bit(m＝2，3，4)量化值。最后，量化值与符号位重新编码为m bit的码值。核心处理器3的实现中，累加器阵列和量化编码表的构造为关键步骤，以下做详细叙述。

附图3中，累加器阵列单元33的累加和数量为每一分块的样本个数(K_a×K_r)，数据分块在距离向对应于采样点数(K_a)，在方位向对应于脉冲数(K_r)。数据分块大小的确定原则是，在样本数量满足统计规律的前提下尽可能小，以便得到较精确的信号方差的变化。但如果分块太小，会带来较大的数据量的开销。

FPGA中采用流水和并行的结构构造累加器阵列单元33，如附图4所示包括：

一个数据分配模块331，用于将取绝对值单元321输出的7比特数字回波绝对值数据依次分配给多路累加器阵列332的各个累加器进行数据累加；

与一个数据分配模块331连接的多路累加器阵列332，用于将来自数据分配模块331分配的绝对值数据进行锁存并累加；

与多路累加器阵列332连接的一个数据选择器333，用于将来自多路累加器阵列332的分块累加和的高位数据即均值进行选择输出；

与一个数据选择器333连接的一个第三锁存器334，用于锁存数据选择器333选择输出的均值。

所述多路累加器阵列332中的累加器阵列如附图5所示包括1一N路累加器单元，单路累加器单元的构造包括：

第一锁存器33211，用于锁存数据分配器331分配的7比特绝对值数据；

与第一锁存器连接的第一累加器33221，用于对数据分配器331给入的数据进行累加运算；

与第一累加器33221连接的第二锁存器33231，用于存储分块累加器单次累加的结果，以与下一个绝对值数据再累加；

与第二锁存器连接的累加和锁存器33241，用于锁存分块累加结束时的累加和。

取绝对值后的7bit数据data[6:0]经数据分配器331后依次分配给N(N为雷达回波距离向总采样点数与分块K_a的商)个累加器332进行累加。在一个脉冲重复周期(PRT)内完成距离向K_a个样本累加；连续K_r个PRT结束后，N个累加器均完成数据分块的累加。累加和锁存器锁存累加结果的高n bit作为分块均值，经数据选择器333将分块均值输出，其中n为分块均值模块34取累加器阵列33所得分块累加和的高4-7(视硬件运算能力而定)位，m对应于核心处理器3当前进行的压缩比特数。

为简化设计和优化存储空间，不同压缩位数采用相同的分块大小，通过同一累加器阵列单元计算均值并形成量化编码表地址。同时，为了节省片内存储单元，I、Q路数据共用同一个BAQ量化编码表。不同压缩模式下，量化器使用同一个量化编码表将原始数据量化为不同位数的编码。该大小为6×2⁷⁺ⁿ的量化编码表预先由MATLAB生成并固化到FPGA内，码表结构如附图6：2-bit BAQ取查找地址对应ROM表编码的最高位；3-bit取次两位；4-bit取最低三位。这样的设计实现了存储资源共享，节省了FPGA的资源开销。

由上述可知，本发明提供了一种星载合成孔径雷达BAQ压缩位数可变的设计，充分利用硬件(FPGA)特质，简化了算法实现复杂度，具有节省硬件资源、处理速度快、可靠性强等优点，符合工程应用的需要。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种星载合成孔径雷达系统的原始数据可变位数压缩系统，其特征在于，包括：

I路A/D模数转换器，用于将I路模拟回波数据转换成I路数字回波数据；

Q路A/D模数转换器，用于将Q路模拟回波数据转换成Q路数字回波数据；

与I路A/D模数转换器连接的I路寄存器，用于读取存储I路A/D模数转换器输入的I路数字回波数据；

与Q路A/D模数转换器连接的Q路寄存器，用于读取存储Q路A/D模数转换器输入的Q路数字回波数据；

与I路寄存器和Q路寄存器连接的核心处理器，根据控制指令对核心处理单元作选择，用于将I路寄存器和Q路寄存器输入的I路数字回波数据和Q路数字回波数据进行分块自适应量化处理，查表输出的量化位数作相应变化，用于实时改变压缩位数；

与核心处理器连接的多路拼接电路，用于将核心处理器输入的分块自适应量化处理的量化位数压缩数据进行拼接；

与多路拼接电路连接的多路拼接寄存器，用于读取多路拼接电路输入的拼接数字数据进行存储；

与多路拼接寄存器连接的各通道的数据缓存器，用于将两路拼接寄存器输入的8比特数字数据合并为16比特，并经过数据缓存器按各通道进行数据传输。

2.如权利要求1所述原始数据压缩系统，其特征在于，所述核心处理器包括：

I路分块自适应量化处理器，用于读取I路寄存器输入的I路数字回波数据，进行分块累加并生成量化编码表的查表地址；

Q路分块自适应量化处理器，用于读取Q路寄存器输入的Q路数字回波数据，进行分块累加并生成量化编码表的查表地址；

与I路分块自适应量化处理器和Q路分块自适应量化处理器连接的量化编码只读寄存器，用于将I路寄存器和Q路寄存器输入的I路数字回波数据和Q路数字回波数据依据其查表地址进行量化处理成量化数据。

3.如权利要求1所述原始数据压缩系统，其特征在于，所述I路分块自适应量化处理器和Q路分块自适应量化处理器包括：

取符号位单元，读取I路或Q路寄存器的数字回波数据，获取符号位数据，用于输出1比特数字回波符号位数据；

取绝对值单元，读取I路或Q路寄存器的数字回波数据，用于输出7比特数字回波绝对值数据；

与取绝对值单元连接的累加器阵列单元，用于将取绝对值单元输出7比特数字回波绝对值数据进行分块累加；

与累加器阵列单元连接的分块均值单元，用于将取绝对值单元输出的7比特数字回波绝对值数据进行累加，得到的分块累加和数据取高位生成分块均值数据；

与取绝对值单元和分块均值单元连接的查表地址单元，用于将绝对值数据和分块均值数据生成查表地址；

与查表地址单元连接的量化编码单元，用于根据控制命令将查表地址单元的查表地址信息生成对应比特量化编码；

与符号位单元和量化编码单元连接的符号位编码位单元，用于将符号位单元输出的1比特符号位数据和量化编码单元的量化编码生成编码位数据重建输出码值。

4.如权利要求3所述原始数据压缩系统，其特征在于，所述I路分块自适应量化处理器和Q路分块自适应量化处理器共用一套累加器阵列单元、分块均值单元和量化编码单元或采用各自独立的结构。

5.如权利要求3所述原始数据压缩系统，其特征在于，所述累加器阵列单元包括：

一个数据分配模块，用于将取绝对值单元输出的7比特数字回波绝对值数据依次分配给各个累加器进行数据累加；

与一个数据分配模块连接的多路累加器阵列，用于将来自数据分配模块分配的绝对值数据进行锁存并累加；

与多路累加器阵列连接的一个数据选择器，用于将来自多路累加器阵列的分块累加和高位数据即均值进行选择输出；

与一个数据选择器连接的一个第三锁存器，用于锁存数据选择器选择输出的均值。

6.如权利要求5所述原始数据压缩系统，其特征在于，每路累加器阵列包括：

第一锁存器，用于锁存数据分配器分配的7比特绝对值数据；

与第一锁存器连接的第一累加器，用于对数据分配器给入的数据进行累加运算；

与第一累加器连接的第二锁存器，用于存储分块累加器单次累加的结果，以与下一数据再累加；

与第二锁存器连接的累加和锁存器，用于锁存分块累加结束时的累加和。

7.一种星载合成孔径雷达系统的原始数据可变位数压缩方法，包括下列步骤：

步骤1：输入的分块数据经由累加器阵列单元进行累加，取高位作为分块均值；

步骤2：构造由分块均值与采样数据绝对值为地址的量化编码表；

步骤3：根据控制命令对核心处理单元作选择，选择量化编码表的输出位数，用于实时改变压缩位数；

步骤4：通过一一对应的映射编码表，由编码地址查表得出量化码字，并与符号位重新编码；

步骤5：编码值进行比特拼接和打包输出BAQ压缩数据。

8.根据权利要求7所述的可变位数压缩方法，其特征在于还包括：所述不同压缩位数处理时，采用分块大小相同的结构，使用同一个编码表。

9.根据权利要求7所述的可变位数压缩方法，其特征在于：所述累加器阵列单元还包括：采用流水和并行结构构造累加器阵列单元，每一分块由独立的累加器完成。

10.根据权利要求7所述的可变位数压缩方法，其特征在于，所述映射编码表根据均值与方差的解析关系，及方差与判决电平和量化电平的线性关系，得出样本输入值形成的查表地址与编码表量化电平的映射关系，由MATLAB预先生成量化编码表并固化到FPGA内部。

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