CN101419959A - 芯片封装结构、芯片承载带及其平坦化方法 - Google Patents

芯片封装结构、芯片承载带及其平坦化方法 Download PDF

Info

Publication number
CN101419959A
CN101419959A CN 200710167859 CN200710167859A CN101419959A CN 101419959 A CN101419959 A CN 101419959A CN 200710167859 CN200710167859 CN 200710167859 CN 200710167859 A CN200710167859 A CN 200710167859A CN 101419959 A CN101419959 A CN 101419959A
Authority
CN
China
Prior art keywords
chip
area
flexible substrate
layer
bearing belt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 200710167859
Other languages
English (en)
Other versions
CN100573867C (zh
Inventor
陈崇龙
赖奎佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Original Assignee
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BERMUDA CHIPMOS TECHNOLOGIES Co Ltd, Chipmos Technologies Inc filed Critical BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Priority to CN 200710167859 priority Critical patent/CN100573867C/zh
Publication of CN101419959A publication Critical patent/CN101419959A/zh
Application granted granted Critical
Publication of CN100573867C publication Critical patent/CN100573867C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

Landscapes

  • Packaging Frangible Articles (AREA)

Abstract

本发明关于一种芯片封装结构、芯片承载带及其平坦化方法，藉由在芯片承载带的局部区域上进行形塑，形成一压印轮廓，俾用以校正芯片承载带的翘曲现象，使其得以平坦化。

Description

芯片封装结构、芯片承载带及其平坦化方法
技术领域
本发明涉及一种芯片封装结构、芯片承载带及其平坦化方法；特别是一种藉由形成压印轮廓，以改善翘曲的芯片封装结构、芯片承载带及平坦化方法。
背景技术
随着工业的进步，半导体元件(例如芯片)已成为许多产品中不可或缺的零组件之一。当芯片制作完成之后，便需要进行后续的封装作业，以便保护内部电路，并与其它外部元件电性连接。而随着封装技术的演进，芯片封装方式亦日渐进步与多样化，其中，一种常见的封装方式为卷带自动接合封装技术(Tape AutomaticBonding，TAB)。卷带自动接合封装技术又可分成卷带承载封装(Tape CarrierPackage，TCP)及薄膜覆晶封装(Chip-On-Film，COF)，其皆将芯片接合于承载带上，并以芯片的凸块或焊垫与芯片承载带的金属引脚层相连接，由于封装后具有厚度薄、引脚间距小、且高脚数等优点，特别适用于重量轻、体积小的半导体芯片产品上。
图1所示为已知芯片承载带10的上视图，一般而言，芯片承载带10主要由一可挠性基材层11、一导线层13及一防焊层15组合而成；其中，可挠性基材层11的材料以聚合物(例如聚酰亚胺)为主，而导线层13的材质通常为铜。然而，由于芯片承载带10本身由不同材质所构成的复合结构，不但属于软性材质，且各层间的不同材质存在不同的热膨胀系数，经过各种制程中温度的变化后(例如制程中的烘烤、加热处理)，不同材质产生不同程度的膨胀收缩，芯片承载带10的平坦度因此受到影响；此外，芯片承载带10在制作完成后通常以卷带的形式存放，亦可能导致内应力累积，一旦芯片承载带10进行裁切后，缺乏对内应力的拘束，所呈现的翘曲将更为明显；以上因素皆可能使得芯片承载带10与芯片17接合前或接合后，产生不乐见的翘曲现象
上述翘曲现象不利于卷带式封装制程，举例而言，若芯片承载带10具有翘曲不平整的形态，将导致芯片承载带10与芯片17于制程中的定位不准确，使得芯片17无法正确地接合于芯片承载带10上的预设位置；此外，若已装设有芯片17的芯片承载带10存在翘曲的现象，则亦不利于该芯片承载带10后续的应用，例如与外部元件(譬如：电路板、玻璃基板等)导线接合时，将因为翘曲现象造成对位困难或发生空焊或焊接强度不足等问题，进而影响产品的可靠度。
有鉴于此，提供一可改善翘曲的芯片封装结构、芯片承载带及其平坦化方法，乃为此一业界亟待解决的问题。
发明内容
本发明的一目的在于提供一种芯片封装结构、芯片承载带及其平坦化方法，藉由在芯片承载带上形成局部的压印轮廓，可有效抑制内应力所导致的翘曲现象，以提升芯片承载带的平坦度。
本发明的另一目的在于提供一种芯片封装结构、芯片承载带及其平坦化方法，此平坦化方法可应用于各个制程阶段的芯片承载带，除了可在芯片封装前，将芯片承载带加以平坦化，亦可于芯片封装后将其整平。
本发明的再一目的在于提供一种芯片封装结构、芯片承载带及其平坦化方法，当此平坦化制程应用于芯片封装于芯片承载带之前，可增加芯片封装接合的准确度，而当此平坦化制程应用于芯片封装于芯片承载带之后，则可帮助整体芯片封装结构与外部元件导线准确对位接合，以上皆对产品良率产生正面的提升效果。
为达上述目的，本发明揭露一种芯片承载带，包含一可挠性基材层、一导线层及一防焊层，该可挠性基材层可区分一第一区域、一第二区域及一第三区域，该导线层形成于该可挠性基材层上，且自该第二区域分别延伸入该第一区域及该第三区域，而该防焊层形成于该可挠性基材层上，覆盖于该第二区域的导线层；其中，芯片承载带于该第二区域的一部份，形成一压印轮廓。
本发明更揭露一种使芯片承载带平坦化的方法，首先，初步形成前述的芯片承载带，使其包含一可挠性基材层、一导线层及一防焊层，然后，形塑该芯片承载带的一部份，以局部形成一不均匀的表面轮廓。
本发明更揭露一种芯片封装结构，其包含一可挠性基材层、一芯片、一导线层及一防焊层，该可挠性基材层可区分包含第一区域、第二区域及第三区域，该芯片设于该第一区域上，该导线层形成于该可挠性基材层上，自该第二区域分别延伸入该第一区域及该第三区域，而该防焊层形成于该可挠性基材层上，覆盖该第二区域的导线层；其中，该芯片封装结构于该第二区域的一部份，形成一压印轮廓。
本发明更揭露一种使芯片封装结构平坦化的方法，首先，初步形成前述的芯片封装结构，使其包含一可挠性基材层、一芯片、一导线层及一防焊层，然后，形塑该芯片封装结构的一部份，以局部形成一不均匀的表面轮廓。
为让本发明的上述目的、技术特征、和优点能更明显易懂，下文以较佳实施例配合所附图式进行详细说明。
附图说明
图1为已知芯片封装结构的示意图；
图2为本发明一实施例的剖面示意图；以及
图3为本发明另一实施例的剖面示意图。
主要元件符号说明：
10芯片承载带
11可挠性基材层
13导线层
15防焊层
17芯片
20芯片承载带
21可挠性基材层
211  第一区域
212  第二区域
213  第三区域
23导线层
25防焊层
27芯片
29封胶体
31压印轮廓
33压痕
具体实施方式
首先，本发明第一实施例的请先参阅图2，所示为芯片承载带20的剖面示意图，芯片承载带20包含一可挠性基材层21、一导线层23及一防焊层25。为清楚揭露本发明，可将该可挠性基材层21区分为一第一区域211、一第二区域212及一第三区域213，其中，导线层23形成于该可挠性基材层21上，且自第二区域212分别延伸入第一区域211及第三区域213，而防焊层25则形成于可挠性基材层21上，且覆盖第二区域212上的导线层23。
本实施例的特征在于，该芯片承载带20于第二区域212上的一部份，具有一压印(indentation)轮廓31。如图所示，于该第二区域212中，该压印轮廓31所在的区域的厚度，基本上较其他区域的厚度小；换言的，该压印轮廓31基本上自防焊层25向内沉陷(recessed)，同样地，该压印轮廓31基本上亦自该可挠性基材层21向内沉陷。藉由此压印轮廓31，可将芯片承载带20加以形塑，以消除翘曲现象。
此外，本实施例亦揭露将芯片承载带平坦化的方法，其包含下列步骤。首先，形成前述的芯片承载带20，其包含可挠性基材层21、自第二区域212延伸出去的导线层23、以及覆盖于第二区域212的导线层23的防焊层25；本实施例的平坦化方法的特征在于，以一形塑(configure)部分芯片承载带20的步骤，于第二区域212上形成不均匀的表面轮廓，例如前述的压印轮廓31。
前述形塑表面轮廓的步骤，于防焊层25及可挠性基材层21的相对侧，施加二相对外力，使第二区域212的欲形塑部分，可局部向内沉陷，以形成该压印轮廓31。更明确而言，此平坦化方法可考量下列制程参数：举例而言，该施加二相对外力，并持续一段时间，例如基本上可持续至少30秒；此外，就该施加二相对外力而言，可以基本上至少每平方公分0.5公斤的压力进行；更佳地，施加外力时可配合一加热该第二区域212的步骤，例如至少摄氏100度，更可提升形塑的效率。须说明的是，前述制程参数仅为例示，非用以限制本发明，所属领域具有通常知识者皆可针对该等参数加以调整替换。
藉由前述说明可知，本实施例的平坦化结构及方法，主要在于改善呈长条卷带状的芯片承载带20于封装芯片前的翘曲现象，经由本实施例的整平技术，于后续芯片封装时可更提高其准确度。然而，本发明的技术亦可应用于封装后，例如经过裁切制程所更明显呈现的翘曲现象。请再次参阅图2，其中虚线所示为芯片27，其结合于芯片承载带20的第一区域211上，以形成一芯片封装结构。芯片27封装结合于芯片承载带20后，可进行前述的平坦化制程，形成该压印轮廓31，以提升芯片封装结构的平坦度。
图3所示为本发明的另一实施例，该不均匀的表面轮廓形成于第二区域212的一部份，该表面轮廓可包含多个压痕(indents)33，较佳地，该等压痕33基本上对称设置于芯片27的二相对侧，使得此芯片封装结构具有更理想的平坦化效果。此外，此芯片封装结构更包含一封胶体29，其于芯片27结合于芯片承载带20后，于芯片27周缘涂覆该封胶体29，使其充分填充于芯片27与芯片承载带20间的间隙，以使芯片27更稳定地固着于芯片承载带20上，与导线层23电性连接，并同时与外界绝缘，防止电性连接部位受到污染或破坏。
须说明的是，形成于第二区域上的压印轮廓31，基本上可形成于被防焊层25覆盖且不影响芯片27封装的任何位置。此外，前述导线层23较佳为一铜导线层，而该可挠性基材层21较佳由聚酰亚胺(Polyimide，PI)所制成，惟所属领域具有通常知识者可以其他材质替换，非用以限制本发明。
此外，虽然卷带承载封装(TCP)及薄膜覆晶封装(COF)等技术在芯片与承载带间的封装接合方式略有不同，但其目的同样为了将芯片接合于上承载带。由于本发明的技术主要在芯片外侧的局部区域上形成压印轮廓，故本发明所揭露的芯片封装结构、芯片承载带及其平坦化方法，可同时适用于卷带承载封装(TCP)及薄膜覆晶封装(COF)等技术。
藉由上述所揭露的技术，本发明在芯片承载带上形成局部的压印轮廓，可有效抑制内应力所导致的翘曲现象，以提升芯片封装前或封装后，芯片承载带的平坦度，进而使制程准确性提高，以符合规格并提升产品良率。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利保护范围应以权利要求书为准。

Claims (12)

1.一种芯片封装结构，包含：
一可挠性基材层，具有一第一区域、一第二区域及一第三区域；
一芯片，设于该第一区域上；
一导线层，形成于该可挠性基材层上，自该第二区域分别延伸入该第一区域及该第三区域；以及
一防焊层，形成于该可挠性基材层上，覆盖该第二区域的导线层；
其中该芯片封装结构于该第二区域的一部份，形成一压印轮廓。
2.如权利要求1所述的芯片封装结构，其特征在于，该压印轮廓，基本上自该防焊层向内沉陷。
3.如权利要求2所述的芯片封装结构，其特征在于，该压印轮廓，包含多个压痕，基本上对称形成于该芯片的二相对侧。
4.一种使芯片封装结构平坦化的方法，包含以下步骤：
形成一芯片封装结构，使其包含：
一可挠性基材层，具有一第一区域、一第二区域及一第三区域；
一芯片，设于该第一区域上；
一导线层，形成于该可挠性基材层上，自该第二区域分别延伸入该第一区域及该第三区域；以及
一防焊层，形成于该可挠性基材层上，覆盖该第二区域的导线层；
形塑该芯片封装结构于该第二区域的一部份，形成一不均匀的表面轮廓。
5.如权利要求4所述的方法，其特征在于，该形成一不均匀的表面轮廓的步骤，于该防焊层及该可挠性基材层，施加二相对外力，使该芯片封装结构于该第二区域的一部份，向内沉陷，以形成一压印轮廓。
6.如权利要求4所述的方法，其特征在于，该形成一不均匀的表面轮廓的步骤，将该芯片封装结构于该第二区域的一部份，形成多个压痕，基本上对称于该芯片的二相对侧。
7.如权利要求5所述的方法，其特征在于，该形成一不均匀的表面轮廓的步骤，另包含一加热该第二区域的步骤。
8.一种芯片承载带，包含：
一可挠性基材层，具有一第一区域、一第二区域及一第三区域；
一导线层，形成于该可挠性基材层上，自该第二区域分别延伸入该第一区域及该第三区域；以及
一防焊层，形成于该可挠性基材层上，覆盖该第二区域的导线层；
其中该芯片承载带于该第二区域的一部份，形成一压印轮廓。
9.如权利要求8所述的芯片承载带，其特征在于，该压印轮廓，基本上自该防焊层向内沉陷。
10.一种使芯片承载带平坦化的方法，包含以下步骤：
形成一芯片承载带，使其包含：
一可挠性基材层，具有一第一区域、一第二区域及一第三区域；
一导线层，形成于该可挠性基材层上，自该第二区域分别延伸入该第一区域及该第三区域；以及
一防焊层，形成于该可挠性基材层上，覆盖该第二区域的导线层；
形塑该芯片承载带于该第二区域的一部份，形成一不均匀的表面轮廓。
11.如权利要求10所述的方法，其特征在于，该形成一不均匀的表面轮廓的步骤，于该防焊层及该可挠性基材层，施加二相对外力，使该芯片承载带于该第二区域的一部份，向内沉陷，以形成一压印轮廓。
12.如权利要求11所述的方法，其特征在于，该形成一不均匀的表面轮廓的步骤，另包含一加热该第二区域的步骤。
CN 200710167859 2007-10-22 2007-10-22 芯片封装结构、芯片承载带及其平坦化方法 Expired - Fee Related CN100573867C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200710167859 CN100573867C (zh) 2007-10-22 2007-10-22 芯片封装结构、芯片承载带及其平坦化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200710167859 CN100573867C (zh) 2007-10-22 2007-10-22 芯片封装结构、芯片承载带及其平坦化方法

Publications (2)

Publication Number Publication Date
CN101419959A true CN101419959A (zh) 2009-04-29
CN100573867C CN100573867C (zh) 2009-12-23

Family

ID=40630672

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200710167859 Expired - Fee Related CN100573867C (zh) 2007-10-22 2007-10-22 芯片封装结构、芯片承载带及其平坦化方法

Country Status (1)

Country Link
CN (1) CN100573867C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641069B (zh) * 2017-10-27 2018-11-11 財團法人工業技術研究院 整平裝置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641069B (zh) * 2017-10-27 2018-11-11 財團法人工業技術研究院 整平裝置
CN109727888A (zh) * 2017-10-27 2019-05-07 财团法人工业技术研究院 整平装置

Also Published As

Publication number Publication date
CN100573867C (zh) 2009-12-23

Similar Documents

Publication Publication Date Title
US10907268B2 (en) Method for producing multi-layer bus bar unit
EP1056126B1 (en) Electronic device, method of manufacturing the same, and apparatus for manufacturing the same
EP1894239B1 (en) Flip chip die assembly using thin flexible substrates
US9870947B1 (en) Method for collective (wafer-scale) fabrication of electronic devices and electronic device
KR20050072421A (ko) 표면실장형 탄성표면파 소자의 제조방법
WO2009011752A2 (en) Microelectronic package element and method of fabricating thereof
US6255742B1 (en) Semiconductor package incorporating heat dispersion plate inside resin molding
US20040166605A1 (en) Fabrication method of semiconductor integrated circuit device
CN101901770B (zh) 集成电路封装结构的制造方法
CN103066029A (zh) 封装基板条构造及其制造方法
CN100440464C (zh) 层叠型半导体器件以及层叠型电子部件的制造方法
JPS5835367B2 (ja) 回路素子基板及びその製造方法
CN100573867C (zh) 芯片封装结构、芯片承载带及其平坦化方法
JP3912324B2 (ja) 弾性表面波デバイスの製造方法
JP2001237258A (ja) 半導体装置の製造方法
KR100495644B1 (ko) 반도체 장치의 제조방법
JPH06275742A (ja) 樹脂封止型半導体装置
JP2004007051A (ja) 封止用部材およびこれを用いた表面弾性波装置の製造方法
JP5542853B2 (ja) 半導体装置および半導体装置の製造方法
JP6420551B2 (ja) リードフレームおよび半導体装置の製造方法
JP5056429B2 (ja) 半導体装置の製造方法
CN111696928B (zh) 半导体封装结构及其制造方法
JP6859634B2 (ja) 中空パッケージの製造方法
JP2009252771A (ja) 半導体装置及びその製造方法
CN101221909A (zh) 散热型封装件的制法及其所应用的散热结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091223

Termination date: 20201022