CN101414835A - 接收设备及方法以及程序 - Google Patents

Abstract

公开了一种接收设备、方法和程序。所述接收设备包括：LDPC解码器，被配置用于对数据信号和传输控制信号进行解码；数据信号输入缓冲器和传输控制信号输入缓冲器，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所接收的传输控制信号；以及控制器，被配置用于选择保存在所述数据信号输入缓冲器中的所述数据信号和保存在所述传输控制信号输入缓冲器中的传输控制信号中的一个，作为有待于解码的信号，并将所选择的信号传输至所述LDPC解码器，以使所述LDPC解码器对所述有待于解码的信号进行解码。

Description

接收设备及方法以及程序

相关申请的交叉引用

本发明包含与2007年10月19日在日本专利局递交的日本专利申请JP 2007-272518相关的内容，其全部内容通过引用合并于此。

技术领域

本发明涉及一种接收设备及方法以及一种程序，更具体地，涉及一种接收设备及方法以及一种程序，其被配置用于使接收设备的电路尺寸比以往更加减小，同时保持接收设备的解码性能。

背景技术

在通信系统中，利用编码来确保在具有噪声的通信信道上的可靠通信。例如，对于诸如卫星网络之类的无线系统，由于地理和环境的因素而存在许多噪声源。这些通信信道代表固定的能力，并且指定了被称为香农(shannon)极限的理论上限，所述香农极限可以表示在某一信噪比(SNR)下的每符号比特。因此，编码设计的目的是为了达到接近于该香农极限的速率。该目的尤其与带宽受限的卫星系统密切相关。

近年来已经开发了诸如PCCC(并行级联卷积码)和SCCC(串行级联卷积码)之类的具有接近于香农极限的性能的编码技术，例如被称为所谓的turbo编码的编码技术。随着这些turbo编码技术的发展，公知已久的LDPC(低密度奇偶校验码)正在引起关注。

LDPC编码首先是在R.G.Gallager于1963年发表在Cambridge，Massachusetts：M.I.T.Press中的“Low Density Parity Check Codes”中提出的，并且随后又在以下文献中引起关注：由D.J.C.MacKay于1999年向IEEE Trans.Inf.Theory，IT-45提交的“Good error correcting codesbased on very parse matrices”(第399-431页)，以及由M.G.Luby、M.Mitzenmacher、M.A.Shokrollahi以及D.A.Spileman等人于1998年发表在Proceedings of ACM Symposium on Theory of Computing中的“Analysis of low density codes and improved designs using irregulargraphs”(第249-258页)。

近来的研究表明，如同turbo编码一样，由于增加了码长，因此LDPC编码提供了接近于香农极限的性能。此外，由于LDPC编码具有最小距离与码长成比例的性质，因此LDPC编码在块误差概率特性方面是良好的，并且很少引入在turbo码等中观察到的误码平台(error floor)现象。

下文具体描述了LDPC编码。应当注意到，LDPC编码是线性编码，并且不需要总是二进制的，但是在下面的描述中假定LDPC编码是二进制的。

LDPC编码的最大特点是用于定义特定LDPC码的奇偶校验矩阵是稀疏的。稀疏矩阵是其中作为矩阵组分的“1”的数量很小的矩阵。假设稀疏奇偶校验矩阵为H，则这种奇偶校验矩阵H包括例如其中每行的汉明权重(“1”的数量)为“3”且每列的汉明权重为“6”的一个矩阵。

因此，由行和列的汉明权重为常量的奇偶校验矩阵H所定义的LDPC编码被称为规则LDPC编码。另一方面，由行和列的汉明权重不是常量的奇偶校验矩阵H所定义的LDPC编码被称为不规则LDPC编码。

上述通过LDPC编码的编码是通过以下方式来实现的：基于奇偶校验矩阵H而产生生成矩阵G，并将所获得的生成矩阵G与二进制信息消息相乘以生成码字。更具体地，用于基于LDPC编码来执行编码的编码设备首先计算生成矩阵G，其中通过奇偶校验矩阵H的转置矩阵H^T来建立等式GH^T＝0。这里，如果生成矩阵G是k×n矩阵，则所述编码设备将该生成矩阵G与k比特信息消息(矢量u)相乘以生成n比特码字c(＝uG)。对于所述编码设备所生成的码字，将值为“0”的码位映射到“+1”，将值为“1”的码位映射到“-1”，等等。经由预定的通信路径将映射后的码字传输至接收侧。

另一方面，对LDPC码的解码是由Gallager提出的作为概率解码的算法，该算法可以是基于由变量节点(也称为消息节点)和校验节点构成的所谓Tanner图上的置信传播来执行的消息传递算法。在下文中，将变量节点和校验节点简单地统称为节点。

然而，在所述概率解码中，在节点之间传递的消息是实值，因此解析方案需要对取连续值的消息的概率分布本身进行跟踪，这是很难执行的。因此，Gallager提出了算法A或算法B作为LDPC码解码算法。

对LDPC码的解码是通过例如图2所示的以下过程来执行的。假设长度为码长的LDPC码的接收数据i为U₀(u_0i)，从校验节点输出的消息j(从与该校验节点相连的边j输出的消息)为u_j，以及从变量节点输出的消息i(从与该变量节点相连的边i输出的消息)为v_j。应当注意到，消息指的是表示以下内容的实值：指示值为“0”的似然性的所谓对数似然比等。

首先，在对LDPC码的解码中，如图2所示，在步骤S11中接收到接收数据U₀(u_0i)，消息u_j被初始化为“0”，并且取整数值的、作为重复处理计数器的变量k被初始化为“0”，然后所述过程进行到步骤S12。在步骤S12中，通过利用接收数据U₀(u_0i)来执行如下面的等式(1)中指示的变量节点的运算而获得消息v_j，并且利用该消息v_j，通过如下面的等式(2)中指示地计算校验节点来获得消息u_j。

[等式1]

$v_i=u_{0i}+\underset{j=1}{\overset{d_v-1}{\mathrm{\Σ}}}{u}_j\·\·\·\left(1\right)$

[等式2]

$\tanh \left(\frac{u_j}{2}\right)=\underset{i=1}{\overset{d_c-1}{\mathrm{\Π}}}\tanh \left(\frac{v_i}{2}\right)\·\·\·\left(2\right)$

在上述的等式(1)和等式(2)中，d_v和d_c分别是指示奇偶校验矩阵H的竖直(或列)方向和水平(或行)方向上的“1”的数量、即列权重(或汉明权重)和行权重的可选参数。例如，在(3，6)码的情况下，d_v＝3且d_c＝6。

应当注意到，在等式(1)或等式(2)的运算中，从要输出消息的边输入的消息不被用作求和或乘积运算的对象，因此求和或乘积运算的范围是1至d_y-1或1至d_c-1。可以通过以下方式来执行等式(2)所指示的运算：产生在下面的等式(3)中指示的函数R(v1，v2)的表，用于对于两个输入v1、v2而预先得到1，并且如下面的等式(4)所示地递归地使用该表。

[等式3]

$x=2{\tanh }^{-1}\left\{\tanh \left(\frac{v_1}{2}\right)\tanh \left(\frac{v_2}{2}\right)\right\}=R(v_1,v_2)\·\·\·\left(3\right)$

[等式4]

$x=2{\tanh }^{-1}\left\{\tanh \left(\frac{v_1}{2}\right)\tanh \left(\frac{v_2}{2}\right)\right\}=R(v_1,v_2)\·\·\·\left(4\right)$

在步骤S12中，将变量k增加“1”，并且所述过程进行到步骤S13。在步骤S13中，确定变量k是否大于预定的重复解码计数N。如果在步骤S13中发现变量k不大于N，则所述过程返回到步骤S12，以从步骤S12起重复所述处理。

如果在步骤S13中发现变量k大于N，则该过程进行到步骤S14，在步骤S14中通过执行下面的等式(5)中指示的运算来获得作为最终要输出的解码结果的消息v，并输出由此获得的消息v，然后所述LDPC码解码结束。

[等式5]

$v=u_{0i}+\underset{j=1}{\overset{d_v}{\mathrm{\Σ}}}{u}_j\·\·\·\left(5\right)$

与等式(1)的运算不同，等式(5)的运算是利用来自所有与所述变量节点相连的边的消息u_j来执行的。

在该LDPC码解码中，在例如码(3，6)的情况下，消息被如图3所示地在节点之间传递。应当注意到，在图3中，每个用“＝”(等号)表示的节点指的是变量节点，在所述变量节点中执行由等式(1)指示的变量节点运算。图3中的每个用“+”(加号)表示的节点指的是校验节点，在所述校验节点中执行由等式(2)指示的校验节点运算。特别地，在算法A中，消息被二值化，在用“+k”表示的校验节点处执行对d_c-1个输入消息(要输入到校验节点中的消息v_i)的异或运算，并且如果所有的d_v-1个输入消息(要输入到变量节点中的消息u_j)对于在用“＝”表示的变量节点处的接收数据R均具有不同的比特值，则所述消息在符号被反转后被输出。

近来还已经进行了对LDPC码解码的安装方法的研究。在说明安装方法之前，将以示意性的方式描述对LDPC码的解码。

参照图4，示出了码(3，6)的LDPC码(编码比率＝1/2，码长＝12)的奇偶校验矩阵H的示例。可以利用Tanner图将LDPC码的奇偶校验矩阵H写成如图5所示。参照图5，每个用“+”表示的节点是校验节点，每个用“＝”表示的节点是变量节点。校验节点和变量节点分别对应于奇偶校验矩阵H的行和列。校验节点与变量节点之间的每个连接是等效于奇偶校验矩阵H的“1”的边。也就是说，如果奇偶校验矩阵H的第j行第i列的组分是1，则在图5中，从顶部开始的第i个变量节点(用“＝”表示的节点)和从顶部开始的第j个校验节点(用“+”表示的节点)通过边而互相连接。边指的是与变量节点相对应的(接收数据的)LDPC码的比特具有与校验节点相对应的约束条件。应当注意到，图5示出了图4所示的奇偶校验矩阵H的Tanner图表示。

和积算法(即LDPC码解码算法)重复地执行变量节点的运算和校验节点的运算。

在变量节点处，如图6所示地执行等式(1)中示出的变量节点运算。也就是说，在图6中，与连接到变量节点的边中的边i相对应的消息v_i是利用来自剩余的连接到该变量节点的边的消息u₁和u₂以及接收数据u_0i来计算的。以类似的方式来计算与其它边相对应的消息。

在说明校验节点的运算之前，利用a×b＝exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)的关系式来将等式(2)重写成等式(6)，其中当x≥0时sign(x)为1(逻辑0)，当x<0时sign(x)为-1(逻辑1)。

[等式6]

$u_j=2{\tanh }^{-1}\left(\underset{i=1}{\overset{d_c-1}{\mathrm{\&Pi;}}}\tanh \left(\frac{v_i}{2}\right)\right)$

   $=2{\tanh }^{-1}[\exp \left\{\underset{i=1}{\overset{d_c-1}{\mathrm{\&Sigma;}}}\ln \left(\left|\tanh \left(\frac{v_i}{2}\right)\right|\right)\right\}\&times;\underset{i=1}{\overset{d_c-1}{\mathrm{\&Pi;}}}\mathrm{sign}\left(\tanh \left(\frac{v_i}{2}\right)\right)]$

   $=2{\tanh }^{-1}[\exp \{-(\underset{i=1}{\overset{d_c-1}{\mathrm{\&Sigma;}}}-\ln \left(\tanh \left(\frac{\left|v_i\right|}{2}\right)\right))\}]\&times;\underset{i=1}{\overset{d_c-1}{\mathrm{\&Pi;}}}\mathrm{sign}\left(v_i\right)\&CenterDot;\&CenterDot;\&CenterDot;\left(6\right)$

此外，如果定义了非线性函数

且x≥0，则以

来表示逆函数

因此，等式(6)可以被写成等式(7)。

[等式7]

$u_j={\mathrm{\&phi;}}^{-1}\left(\underset{i=1}{\overset{d_c-1}{\mathrm{\&Sigma;}}}\mathrm{\&phi;}\left(\left|v_i\right|\right)\right)\&times;\underset{i=1}{\overset{d_c-1}{\mathrm{\&Pi;}}}\mathrm{sign}\left(v_i\right)\&CenterDot;\&CenterDot;\&CenterDot;\left(7\right)$

在每个校验节点处，如图7所示地执行等式(7)所指示的校验节点的运算。也就是说，在图7中，与连接到校验节点的边中的边j相对应的消息u_j是利用来自剩余的连接到该校验节点的边的消息v1、v2、v3、v4、v5来计算的。以类似的方式来计算与其它边相对应的消息。

应当注意到，函数

可以被表示成

当x>0时，

即，非线性函数

的运算结果与其逆函数

的运算结果相同。在将函数

和

安装到硬件上时，所述安装可以利用这两个函数所共用的LUT(查找表)来进行。

还应当注意到，可以将等式(1)所指示的变量节点运算划分成等式(5)和等式(8)。

[等式8]

v_i＝v-u_dv

                         ···(8)

因此，对等式(5)和等式(8)以及等式(7)的运算的重复执行可以执行对等式(1)的变量节点运算和等式(7)的校验节点运算的重复执行。

在这种情况下，如图8所示，可以将等式(5)和等式(8)的变量节点运算中的等式(5)的运算结果按原样用作最终的解码结果。

如果所述和积算法被安装在硬件上以提供解码设备，则必须以适当的电路尺寸和适当的运算频率来重复执行等式(1)、等式(5)或等式(8)中表示的变量节点运算以及等式(7)中表示的校验节点运算。

下面描述了解码设备安装示例以及用于顺序地逐一对节点的运算进行简单地解码的全串行解码的安装方法。

参照图9，示出了用于执行LDPC码解码的解码设备的示例性配置。

在图9所示的解码设备中，针对每个运算时钟而计算与一个边相对应的消息。

更具体地，图9所示的解码设备具有消息计算块101、消息存储器104、接收值存储器105以及控制块106。消息计算块101由变量节点计算器102和校验节点计算器103构成。

在图9所示的解码设备中，将消息从消息存储器104中逐一地读取到消息计算块101处。在消息计算块101中，利用这些消息来计算与期望的边相对应的消息。然后，将通过该计算所获得的消息存储在消息存储器104中。在图9所示的解码设备中，重复地执行该处理。即，执行所谓的重复解码。

更具体地，向接收值存储器105提供接收数据(LDPC码)D100，该接收数据D100是指示通过接收所传输的LDPC码而获得的码为0(或1)的似然性的对数似然比，并且接收值存储器105存储该接收数据D100。

在变量节点运算时，接收值存储器105根据从控制块106提供的控制信号来读取所存储的接收数据，并将所读取的接收数据作为接收数据D101而提供给消息计算块101的变量节点计算器102。

此外，在变量节点运算时，消息存储器104根据从控制块106提供的控制信号来读取所存储的消息(校验节点消息u_j)D102，并将所读取的消息提供给变量节点计算器102。变量节点计算器102利用从消息存储器104提供的消息D102和从接收值存储器105提供的接收数据D101来执行等式(1)的变量节点运算，并将作为该变量节点运算的结果而获得的消息(变量节点消息)v_i作为消息D103而提供给消息存储器104。

接下来，消息存储器104存储从变量节点计算器102提供的消息D103。

另一方面，在校验节点运算时，消息存储器104根据从控制块106提供的控制信号来读取所存储的变量节点消息v_j作为消息D104，并将所读取的消息提供给校验节点计算器103。

校验节点计算器103利用从消息存储器104提供的消息D104来执行等式(7)的校验节点运算，并将通过该校验节点运算而获得的消息(校验节点消息)u_j作为消息D105而提供给消息存储器104。

然后，消息存储器104存储从校验节点计算器103提供的消息D105。

来自消息存储器104的由校验节点计算器103提供的消息D105(即校验节点消息u_j)被在下次变量节点运算时读取作为要提供给变量节点计算器102的消息D102。

参照图10，示出了图9所示的逐一执行变量节点运算的变量节点计算器102的示例性配置。

变量节点计算器102具有：两个输入端口P101和P102，作为从外部向其提供(输入)消息(数据)的输入端口；以及一个输出端口P103，作为用于向外部提供(输出)消息的端口。变量节点计算器102利用经由输入端口P101和P102而输入的消息来执行等式(1)的变量节点运算，并从输出端口P103输出作为该运算的结果而获得的消息。

更具体地，将从接收值存储器105读取的接收数据D101提供给输入端口P101。将从消息存储器104读取的消息D102(校验节点消息u_j)提供给输入端口P102。

在变量节点计算器102中，从输入端口P102逐一地读取来自与奇偶校验矩阵的行相对应的校验节点的消息D102(消息u_j)，以将其提供给ALU(算术逻辑单元)151和FIFO存储器155。此外，在变量节点计算器102中，经由输入端口P101从接收值存储器105逐一地读取接收数据D101，以将其提供给ALU 157。

所述ALU将消息D102(消息u_j)与存储在寄存器152中的值D151相加，以累计消息D102，并将作为结果的累计值又存储到寄存器152中。应当注意到，当已经累计了来自涉及所述奇偶校验矩阵的一列的所有边的消息D102时，将寄存器152设置为0。

在逐一地读取涉及所述奇偶校验矩阵的一列的消息D102、并将通过对针对一列的消息D102的累计而获得的累计值存储在寄存器152中的情况下，即，在将通过对来自涉及所述奇偶校验矩阵的一列的所有边的消息D102(消息u_j)进行累计而获得的累计值(∑u_j，j＝1至d_v)存储到寄存器152中的情况下，选择器153选择存储在寄存器152中的值，即，通过对来自涉及所述奇偶校验矩阵的一列的所有边的消息D102(消息u_j)进行累计而获得的累计值D151(∑u_j，j＝1至d_v)，并将所选择的值存储到寄存器154中。

寄存器154将所存储的值D151作为值D152而提供给选择器153和ALU 156。选择器153选择从寄存器154提供的值D152，并将所选择的值又存储到寄存器154中，直到紧挨在通过对针对一列的消息D102进行累计而获得的值被存储在寄存器152中之前的时刻。也就是说，寄存器154将通过上次累计而获得的值提供给选择器153和ALU 156，直到已经累计了来自涉及所述奇偶校验矩阵的一列的所有边的消息D102(消息u_j)。

另一方面，FIFO(先进先出)存储器155延迟来自校验节点的消息D102，直到从寄存器154输出新的值D152(∑u_j，j＝1至d_v)，然后将该新的值D152作为值D153而提供给ALU 156。ALU 156将从寄存器154提供的值D152减去从FIFO存储器155提供的值D153。更具体地，ALU156从涉及所述奇偶校验矩阵的一列的所有边的消息D102(消息u_j)的累计值(∑u_j，j＝1至d_v)中减去来自要获得的边的消息u_j，以获得相减后的值(∑u_j，j＝1至d_v-1)，由此将所获得的相减后的值提供给ALU 157。

ALU 157将来自输入端口P101的接收数据D101与来自ALU 156的所述相减后的值(∑u_j，j＝1至d_v)相加，并将作为结果的相加后的值作为消息D103(消息v_j)而从输出端口P103输出。

如上文所述，在变量节点计算器102中，执行等式(1)的变量节点运算(v_i＝u_0i+∑u_j)，并将作为该运算的结果而获得的消息(变量节点消息)v_i从输出端口P103输出。

参照图11，示出了图9所示的逐一地执行校验节点运算的校验节点计算器103的示例性配置。

校验节点计算器103具有一个经由其从外部提供(输入)消息(数据)的输入端口P111、以及一个经由其向外部提供(输出)消息的输出端口P112。校验节点计算器103利用经由所述输入端口P111输入的消息来执行等式(7)的校验节点运算，并将作为该运算的结果而获得的消息从所述输出端口P112输出。

也就是说，将从消息存储器104读取的消息D104(变量节点消息v_i)提供给输入端口P111。

在校验节点计算器103中，从输入端口P111逐一地读取来自与所述奇偶校验矩阵的列相对应的变量节点的消息D104(消息v_i)，将消息D104的除了最高有效位之外的低位、即绝对值D122(|v_i|)提供给LUT 121，并将消息D104的最高有效位、即符号位(指示正或负)D121提供给EXOR电路129和FIFO存储器133。

在输入LUT 121的值为自变量x的情况下，LUT 121输出等式(7)的校验节点运算中的非线性函数

的运算结果。更具体地，LUT 121读取通过为提供绝对值D122(|v_i|)而进行非线性函数

的运算所获得的运算结果D123

并将该运算结果提供给ALU 122和FIFO存储器127。

ALU 122将运算结果D123(

)与存储在寄存器123中的值D124相加，以累计运算结果D123

并将作为该累计的结果而获得的累计值又存储到寄存器123中。应当注意到，当已经累计了针对来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的绝对值D122(|v_i|)的运算结果D123

时，将寄存器123复位为0。

当逐一地读取了涉及所述奇偶校验矩阵的一行的消息D104、并将通过对针对一行的运算结果D123进行累计而获得的累计值存储在了寄存器123中时，选择器124选择存储在寄存器123中的值，即，在对从来自涉及所述奇偶校验矩阵的一行的所有边的消息D104(消息v_i)获得的

进行了累计的情况下的累计值D124(

i＝1至d_c)，然后将所选择的累计值D124作为值D125而存储到寄存器125中。寄存器125将所存储的值D125作为值D126而提供给选择器124和ALU 126。

选择器124选择从寄存器125提供的值D126，并将该值又存储到寄存器125中，直到紧挨在通过对针对一行的运算结果D123进行累计而获得的累计值被存储在寄存器123中之前的时刻。也就是说，寄存器125将上次累计的

的累计值提供给选择器124和ALU 126，直到已经累计了从来自涉及所述奇偶校验矩阵的一行的所有边的消息D104(消息v_i)获得的

另一方面，FIFO存储器127延迟从LUT 121输出的运算结果D123直到从寄存器125输出新的值D126(i＝1至d_c)，然后将该新的值D126作为值D172而提供给ALU 126。ALU 126从提供自FIFO寄存器127的值D127中减去从存储器125提供的值D126，并将相减结果作为相减后的值D128而提供给LUT 128。更具体地，ALU 126从涉及所述奇偶校验矩阵的一行的所有边的消息D104(消息v_i)的

的累计值(

i＝1至d_c)中减去从来自要获得的边的消息(消息v_i，其中i＝d_c)获得的

由此将所获得的相减后的值(

i＝1至d_c-1)作为相减后的值D128而提供给LUT 128。

在输入到LUT 128中的值为自变量x的情况下，LUT 128输出等式(7)中的校验节点运算中的非线性函数的逆函数

的运算结果。更具体地，LUT 128输出通过在从ALU 126提供相减后的值D128(

i＝1至d_c-1)时进行逆函数

的运算所获得的运算结果D129

应当注意到，如上文所述，由于对于相同的自变量x非线性函数

的运算结果与逆函数

的运算结果相等，因此LUT 121和LUT 128具有相同的配置。

与上述处理并发地，EXOR电路129执行存储在寄存器130中的值D131与符号位D121之间的异或运算，以进行消息D104的符号位之间的相乘，并将相乘结果又存储在寄存器130中。应当注意到，当已经对来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的符号位D121进行了相乘时，将寄存器130复位。

当通过将来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的符号位D121相乘而获得的运算结果D130(∏sign(v_i)，i＝1至d_c)已经被存储在寄存器130中时，选择器131选择存储在寄存器130中的值，即，通过将来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的符号位D121相乘而获得的值D131(∏sign(v_i)，i＝1至d_c)，并将所选择的值作为值D132而存储到寄存器132中。寄存器132将所存储的值D132作为值D133而提供给选择器131和EXOR电路134。

选择器131选择从寄存器132提供的值D133，并将该值又存储到寄存器132中，直到紧挨在通过将来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的符号位D121相乘而获得的相乘结果D130(∏sign(vi)，i＝1至d_c)被存储到寄存器130中之前的时刻。也就是说，寄存器132将最近存储的所述值提供给选择器131和EXOR电路134，直到已将来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的符号位D121相乘。

另一方面，FIFO存储器133延迟符号位D121，直到新的值D133(∏sign(vi)，i＝1至d_c)被从寄存器132提供给EXOR电路134，然后将被延迟的位作为1比特值D134而提供给EXOR电路134。EXOR电路134执行从寄存器132提供的值D133与从FIFO存储器133提供的值D134之间的异或运算，以将值D133除以值D134，并将相除结果作为值D135而输出。也就是说，EXOR电路134将来自涉及所述奇偶校验矩阵的一行的所有边的消息D104的符号位D121(sign(v_i))的相乘后的值除以来自要获得的边的消息D104的符号位D121(sign(v_i))，并将相除后的值(∏sign(v_i)，i＝1至d_c-1)作为相除后的值D135而输出。

然后，在校验节点计算器103中，以从LUT 128输出的运算结果D129作为最低有效位并且以从EXOR电路134输出的相除后的值D135作为最高有效位(符号位)的位串从输出端口P112输出作为消息D105(消息u_j)。

如上文所述，在校验节点计算器103中，执行等式(7)的运算以获得所述消息(校验节点消息)u_j。

应当注意到，尽管没有示出，但是在图9所示的解码设备中，在最后解码阶段(例如，在根据预定的重复解码计数N来执行的变量节点运算和校验节点运算中最后执行的变量节点运算)，执行等式(5)的运算而不是等式(1)的变量节点运算，且该运算的结果被作为最终解码结果而输出。

根据图9所示的解码设备，可以对各种奇偶校验矩阵的LDPC码进行解码，只要消息存储器104(图9)、变量节点计算器102(图10)的FIFO存储器155、以及校验节点计算器103(图11)的FIFO存储器127和FIFO存储器133具有大到足够用于解码的尺寸即可。

如果通过重复使用图9所示的解码设备来进行解码，则需要交替地执行校验节点运算和变量节点运算，因此，对于一个解码运算，需要两倍于消息数量的时钟计数。然而，在具有奇偶校验矩阵的结构的LDPC码的情况下，假定P个节点计算器可以根据1/P的时钟计数来执行解码。

下面描述了被配置用于对如下的LDPC码进行解码的解码设备：该LDPC码具有用于与每个LDPC构造矩阵(constituting matrix)并行地执行节点运算的结构。应当注意到，在下文中将该运算称为部分并行解码。

可以用由两个或更多个构成矩阵(constituent matrix)的组合构成的矩阵来表示有待于部分并行解码的LDPC码。所述构成矩阵包括P×P单位矩阵，将作为该单位矩阵的组分的一个或更多个1变成0的矩阵(在下文中适当地称为准单位矩阵)，通过对单位矩阵或准单位矩阵进行循环移位而获得的矩阵(在下文中适当地称为移位矩阵)，两个或更多个(多个)单位矩阵、准单位矩阵和移位矩阵的和(在下文中适当地称为和矩阵)，以及P×P零矩阵。应当注意到，具有上述结构的奇偶校验矩阵被称为P×P结构化的奇偶校验矩阵，并且以该P×P结构化的奇偶校验矩阵表示的LDPC码被称为“P码”。

在解码P码的过程中，可以同时执行P校验节点运算和P变量节点运算。

例如，参照图12，示出了P×P结构化的奇偶校验矩阵H的示例，其中P＝6。更具体地，图12所示的奇偶校验矩阵H指示了由两个或更多个构成矩阵的组合构成的矩阵的一个示例，所述构成矩阵为6×6单位矩阵、6×6准单位矩阵、6×6移位矩阵、6×6和矩阵以及6×6零矩阵。应当注意到，该码的编码比率为2/3且码长为108。

此外，下面描述了作为示例的部分并行解码，在该示例中，可以通过一个电路来交替地处理校验节点运算和变量节点运算，而非使用单独的变量节点计算器和校验节点计算器。

参照图13，示出了在“P＝6码”解码中利用六个节点计算器来执行部分并行解码的解码设备的示例性配置。在图13的该示例中，假定图12所示的上述码被作为“P＝6码”来解码。

图13所示的解码设备具有接收值存储器200、消息存储器201、包括P＝6个节点计算器210-1至210-6的消息计算块202、控制块203、移位块204以及解码结果存储器205。

应当注意到，在下文中将节点计算器210-1至210-6统称为节点计算器210，除非有其它需要。

作为指示通过接收所传输的LDPC码而获得的码为0(或1)的似然性的对数似然比的接收数据(LDPC码)D200被提供给存储该数据D200的接收值存储器200。

在变量节点运算时，接收值存储器200根据从控制块203提供的控制信号来读取所存储的接收数据，并将该接收数据作为接收数据D201而提供给消息计算块202的节点计算器210。

消息存储器201在控制块203的控制下根据需要而存储或读取消息数据。更具体地，消息存储器201将消息D202、D203适当地提供给节点计算器201，并适当地存储从移位块204提供的消息D205。消息存储器201被配置有两个或更多个可独立控制的存储器，以便同时读取两个消息数据。

消息计算块202的每个节点计算器210可以通过在变量节点运算和校验节点运算之间进行切换来执行处理。

更具体地，在变量节点运算时，节点计算器210例如利用从消息存储器201提供的消息D202、D203和从接收值存储器200提供的接收数据D200来根据等式(1)执行变量节点运算，并将作为该变量节点运算的结果而获得的消息(变量节点消息)v_i作为消息D204而提供给移位块204。

在校验节点运算时，节点计算器210例如利用从消息存储器201提供的消息D202、D203来根据等式(7)执行校验节点运算，并将消息(校验节点消息)u_i作为消息D204而提供给移位块104。

如果从消息计算块202提供消息D204，则从控制块203向移位块204提供指示以下内容的信息：被根据与消息D204相对应的边而进行了循环移位的、例如提供图12所示的奇偶校验矩阵中的源的单位矩阵的数量。移位块204基于所提供的信息来执行循环移位运算，以便对消息D204进行分类，并将该运算的结果作为消息D204而提供给消息存储器201。

在图13中，为了对每个构成矩阵并行地进行六个变量节点的运算，布置了P＝6个节点计算器210-1至210-6。例如，如果每条接收数据的比特数量m为6，则所述构成矩阵的大小为6×6，因此，接收值存储器200由例如每字36比特的RAM构成。由于对每个构成矩阵并行地执行节点运算，因此用于构成矩阵的数据被同时地从接收值存储器200传输至节点计算器210-1至210-6。

参照图14，示出了图13所示的交替地执行根据等式(1)的变量节点运算和根据等式(7)的校验节点运算的节点计算器210的示例性配置。

节点计算器210具有三个经由其从外部提供消息(数据)的输入端口P301、P302和P303、以及两个经由其将消息(数据)输出到外部的输出端口P304和P305。

更具体地，将从图13所示的接收值存储器200读取的接收数据提供给输入端口P301。将从消息存储器201读取的消息D202、D203分别提供给输入端口P302、P303。稍后要描述的消息D321被经由输出端口P304输出，以便被作为输出消息D204而提供给消息存储器201。在解码的最终阶段，稍后要描述的消息D308被经由输出端口P305而输出，以便被作为解码结果而提供给解码结果存储器205。

图14所示的节点计算器210具有选择器301、311、316。如果这些选择器301、311、316选择“v”侧，则图14所示的节点计算器210执行变量节点运算。另一方面，如果这些选择器选择“c”侧，则图14所示的节点计算器210执行校验节点运算。

首先，将从针对变量节点运算要执行的处理的角度来描述图14所示的节点计算器210。

从消息存储器201提供的、来自与所述奇偶校验矩阵的一列相对应的校验节点的消息D202被作为消息D301(消息u_j)而经由输入端口P302逐一地输入，并被作为消息D306而经由选择器301输入到加法器302中。在加法器302中，将存储在寄存器303中的数据D307与消息D306相加，作为结果的相加后的数据又被存储到寄存器303中。因此，数据D307变成消息D301(消息u_j)的累计值。

当已经累计了针对一列的消息D301(消息u_j)时，作为结果的累计值D307(∑u_j，j＝1至d_v)被经由选择器304而存储在寄存器305中。

同时，在端口P302中输入的、与消息D301(消息u_j)相同的值被作为消息D203而又从消息存储器201读取，以便被作为延迟输入消息D302而又经由输入端口P303输入。

延迟输入消息D302经过选择器311，以便在减法器312中被从存储在寄存器305中的累计的消息D308中减去，并且相减后的值D316(∑u_j，j＝1至d_v-1)被提供给加法器313。还将接收数据D201(u_0i)作为接收数据D300而从接收值存储器200经由输入端口P301提供给加法器313。在加法器313中，将所提供的接收数据D300(u_0i)与所述相减后的值D316(∑u_j，j＝1至d_v-1)相加，并且作为结果的相加后的值D317(∑u_j+u_0i，j＝1至d_v-1)经由选择器316而提供了消息D321。该消息D321被作为输出消息D204而从输出端口P304输出，以提供给移位块204。

换言之，图14所示的节点计算器210通过以下方式来实现等式(1)的运算：通过从来自连接到变量节点的所有校验节点的消息与接收数据的和中减去来自要获得的校验节点的消息，来计算去向要获得的边的消息。

下面从针对校验节点运算要执行的处理的角度来描述图14所示的节点计算器210。

从消息存储器201提供的、来自与奇偶校验矩阵的一行相对应的变量节点的消息D202被作为消息D301(消息v_i)而经由输入端口P302逐一地输入，并且其绝对值D303(|v_i|)被提供给LUT 300。

LUT 300利用在此输入的值作为自变量x而输出等式(7)的校验节点运算中的非线性函数的运算结果。更具体地，LUT 300读取通过在提供绝对值D303(|v_i|)时执行非线性函数所获得的运算结果D305

该运算结果

被作为消息D306而经由选择器301输入到加法器302中。在加法器302中，将存储在寄存器303中的数据D307与该消息D306相加，并且又将作为结果的相加后的值存储在寄存器303中。因此，数据D307变成运算结果D305

的累计值。

当已经累计了针对一行的消息D301(消息v_i)的运算结果D305

时，作为结果的累计值D307(

i＝1至d_c)经过选择器304，以便被存储到寄存器305中。

经由端口P302输入的、与消息D301(消息v_i)相同的值被作为消息D203而又从消息存储器201读取，以便被作为延迟输入消息D302而又经由输入端口P303输入。

与LUT 300对输入消息D301的操作相似地，LUT 310在提供延迟输入消息D302的绝对值D312(|v_i|))时执行非线性函数

的运算，并读取其运算结果D314

该运算结果

被作为消息D315而经由选择器311输入到减法器312中。

在减法器312中，从存储在寄存器305中的累计消息D308中减去消息D315，并将作为结果的相减后的值(i＝1至d_c-1)提供给LUT314。

LUT 314利用在此输入的值作为自变量x而输出等式(7)的校验节点运算中的非线性函数

的逆函数

的运算结果。更具体地，LUT314输出通过在从减法器312提供相减后的绝对值D316(

i＝1至d_c-1)时执行逆函数的运算所获得的运算结果D381

与上述处理并发地，在EXOR电路306中执行指示每个消息D301的正或负的符号位D304(sign(v_i))与存储在寄存器307中的值D310之间的异或运算，并将该运算的运算结果D309又存储在寄存器307中。

当已经在寄存器307中累计了针对一行的符号位时，将作为结果的累计值D310(∏sign(v_i)，i＝1至d_c)经由选择器308而存储在寄存器309中。

用于累计的值D304(sign(v_i))被作为延迟输入消息的符号位313而又从输入端口P303输入，以便被提供给EXOR电路315。然后，在EXOR电路315中执行该符号位D313与寄存器309中的累计值D311之间的异或运算，并将运算结果(即，∏sign(v_i)，i＝1至d_c-1)作为符号位D319而输出。

最后，通过将该符号位D319与LUT 314的运算结果D318

相加而获得的值D320变成了消息D321。该消息D312被作为输出消息D204而从输出端口P304输出到移位块204。

换言之，图14所示的节点计算器210通过从来自与校验节点相连的所有变量节点的消息的总和中减去来自要获得的变量节点的消息来实现等式(7)的运算。

此外，在图14所示的节点计算器210中，在解码的最后阶段(例如，根据预定的重复解码计数N而重复地执行的变量节点运算和校验节点运算中的、要在最后执行的变量节点运算)，执行等式(5)的运算，而不是等式(1)的变量节点运算，并将其运算结果(即来自寄存器305的输出数据D308)作为解码结果而从输出端口P305输出，以提供给解码结果存储器205。

同时，可以用要被分别重写到下面的等式(9)和等式(10)中的

来替代变量节点运算(等式(1))和校验节点运算(等式(7))。

[等式9]

$v_i=u_{0i}+\underset{j=1}{\overset{d_v-1}{\mathrm{\&Sigma;}}}({\mathrm{\&phi;}}^{-1}\left(\left|{u\&prime;}_j\right|\right)\&times;\mathrm{sign}\left({u\&prime;}_j\right))\&CenterDot;\&CenterDot;\&CenterDot;\left(9\right)$

[等式10]

${u\&prime;}_j=\underset{i=1}{\overset{d_c-1}{\mathrm{\&Sigma;}}}\mathrm{\&phi;}\left(\left|v_i\right|\right)\&times;\underset{i=1}{\overset{d_c-1}{\mathrm{\&Pi;}}}\mathrm{sign}\left(v_i\right)\&CenterDot;\&CenterDot;\&CenterDot;\left(10\right)$

应当注意到，

更具体地，在变量节点运算(等式(9))和校验节点运算(等式(10))中的每个运算中，对输入数据的绝对值执行运算

因此，在校验节点运算的情况下，绝对值被累计，并且可以通过将作为结果的累计值与单独获得的符号相乘来计算输出消息。另一方面，在变量节点运算的情况下，通过还包括符号位来执行加法，接收数据与所述符号位相加以提供输出消息。

参照图15，示出了图13所示的交替地执行根据等式(9)的变量节点运算和根据等式(10)的校验节点运算的节点计算器210的示例性配置。

节点计算器210具有三个经由其从外部输入消息(数据)的输入端口P601、P602和P603、以及两个经由其将消息(数据)提供(输出)到外部的输出端口P604和P605。

更具体地，将从图13所示的接收值存储器200读取的接收数据D201提供给输入端口P601。将从消息存储器201读取的消息D602、D603提供给输入端口P602、P603。然后，稍后要描述的消息D622被作为输出消息D204而经由输出端口P604输出，以便提供给消息存储器201。在解码的最终阶段，稍后要描述的消息D609被从输出端口P605输出，以提供给解码结果存储器205。

图15所示的节点计算器210具有选择器601、611、615。如果这些选择器601、611、615选择“v”侧，则图15所示的节点计算器210执行变量节点运算。另一方面，如果所述选择器601、611、615选择“c”侧，则图15所示的节点计算器210执行校验节点运算。

首先，将从执行变量节点运算的角度来描述图15所示的节点计算器210。

从消息存储器201提供的、来自与所述奇偶校验矩阵的一列相对应的校验节点的消息D202被作为消息D601(消息u′_j)而经由输入端口P602逐一地输入。LUT 600以所述消息D601的绝对值(|u′_j|)作为自变量x执行

的运算，并将通过将运算结果D605(|u_j|)与符号位D604(sign(u_j))相乘而获得的值D606(消息u_j)作为值D607而经由选择器601提供给加法器602。在加法器602中将该值D607与存储在寄存器603中的数据D608相加，以便又被存储在寄存器603中。因此，数据D608变成了消息D607(消息u_j)的累计值。

当已经累计了针对一列的消息D607(消息u_j)时，作为结果的累计值D608(∑u_j，j＝1至d_v)被经由选择器604而存储到寄存器605中。

将在端口P602中输入的、与消息D601(消息u′_j)相同的值作为消息D203而又从消息存储器201读取，以将其作为延迟输入消息D602而又经由输入端口P603输入。

LUT 610以绝对值D613(|u′_j|)作为自变量x执行对延迟输入消息D602的运算并将通过将其运算结果D615(|u_j|)与符号位D614(sign(u_j))相乘而获得的值D616(消息u_j)作为值D617而经由选择器611提供给减法器612。

在减法器612中，从存储在寄存器605中的累计的消息D609中减去上述值D617，并将作为结果的相减后的值D618(∑u_j，j＝1至d_v-1)提供给加法器613。还将接收数据D201(u_0i)作为接收数据D600而从接收值存储器200经由输入端口P601而提供给加法器613。在加法器613中，将接收数据600(u_0i)与相减后的值D618(∑u_j，j＝1至d_v-1)相加，并且作为结果的相加后的值(∑u_j+u_0i，j＝1至d_v-1)经过选择器615而变成消息D622。将该消息D622作为输出消息D204而从输出端口P604输出，以将其提供给移位块204。

换言之，图15所示的节点计算器210通过以下方式来实现等式(9)的运算：通过从来自连接到变量节点的所有校验节点的消息与接收数据的总和中减去来自要获得的校验节点的消息，来计算去向要获得的边的消息。

下面从执行校验节点运算的角度来描述图15所示的节点计算器210。

从消息存储器201提供的、来自与奇偶校验矩阵的一行相对应的变量节点的消息D202被作为消息D601(消息v_i)而经由输入端口P602逐一地输入，并且其绝对值(|v_i|)被提供给LUT 600。LUT 600以该绝对值(|v_i|)作为自变量x执行运算

并将其运算结果作为值D607而经由选择器601提供给加法器602。在加法器602中将该值D607与存储在寄存器603中的数据D608相加，以便又被存储在寄存器603中。因此，数据D608变成了运算结果D607

的累计值。

当已经累计了针对一行的消息D601(消息v_i)的运算结果D607时，累计值(

i＝1至d_c)被经由选择器604而存储到寄存器605中。

在端口P602中输入的、与消息D601(消息v_i)相同的值被作为消息D203而从消息存储器201读取，以便被作为延迟输入消息D602而又经由输入端口P603输入。

与LUT 600对输入消息D601的操作相似地，LUT 610以绝对值D613(|v_i|)作为自变量x对延迟输入消息D602执行

的运算，以读取其运算结果D615

该运算结果D615

被作为消息D617而经由选择器611输入到减法器612中。

在减法器612中，从存储在寄存器605中的累计消息D609中减去消息D617，并输出作为结果的相减后的值D618(

i＝1至d_c-1)。

与上述处理并发地，在EXOR电路606中执行指示每个消息D601的正或负的符号位D604(sign(v_i))与存储在寄存器607中的值D611之间的异或运算，并将其运算结果D610又存储在寄存器607中。

当已经在寄存器607中累计了针对一行的符号位时，将作为结果的累计值D611(∏sign(v_i)，i＝1至d_c)经由选择器608而存储在寄存器609中。

用于累计的值D604(sign(v_i))被作为延迟输入消息的符号位D614而又从输入端口P603输入到EXOR电路614中。由EXOR电路614执行该符号位D614与寄存器609中的累计值之间的异或运算。该运算的结果(即，∏sign(v_i)，i＝1至d_c-1)被作为符号位D620而输出。

最后，通过将该符号位D620与来自减法器612的相减后的结果D618(

i＝1至d_c-1)相加而获得的值D621经由选择器615而变成消息D622。将该消息D622作为输出消息D204而从输出端口P604输出，以提供给移位块204。

换言之，图15所示的节点计算器210通过从来自与校验节点相连的所有变量节点的消息的总和中减去来自要获得的变量节点的消息，来实现等式(10)的运算。

此外，在图15所示的节点计算器210中，在解码的最终阶段(例如，根据预定的重复解码计数N而重复执行的变量节点运算和校验节点运算中要在最后执行的变量节点运算)，替代等式(9)的变量节点运算地，执行根据通过重写等式(5)而获得的与等式(9)相似的等式的运算，并将该运算的结果(即，来自寄存器605的输出数据D609)作为解码结果而从输出端口P605输出，以提供给图13所示的解码结果存储器205。

此外，通过替换

可以将变量节点运算(等式(1))和校验节点运算(等式(7))重写成下面的等式(12)和等式(13)。应当注意到，为了简化与等式(12)之间的比较，已经通过再次重写等式(1)而获得了等式(11)。

[等式11]

$v_i=u_{0i}+\underset{j=1}{\overset{d_v-1}{\mathrm{\&Sigma;}}}{u}_j\&CenterDot;\&CenterDot;\&CenterDot;\left(11\right)$

[等式12]

v’_i＝φ(|v_i|)×sign(v_i)

                                  ···(12)

[等式13]

$u_j={\mathrm{\&phi;}}^{-1}\left(\underset{i=1}{\overset{d_c-1}{\mathrm{\&Sigma;}}}\mathrm{\&phi;}\left(\left|{v^{,}}_i\right|\right)\right)\&times;\underset{i=1}{\overset{d_c-1}{\mathrm{\&Pi;}}}\mathrm{sign}\left({v^{,}}_i\right)\&CenterDot;\&CenterDot;\&CenterDot;\left(13\right)$

在上述等式中，也就是说，在变量节点运算(等式(12))和校验节点运算(等式(13))的每个中，对输入数据的绝对值执行的运算。因此，在校验节点运算的情况下，可以通过以下方式来计算输出消息：累计输入数据的绝对值，对该累计的结果执行

的运算，然后将该运算的结果与单独获得的符号位相乘。另一方面，在变量节点运算的情况下，还包括符号位地对输入数据进行累计，将该累计的结果与接收数据相加，对其绝对值执行的运算，然后将该运算的结果与所述符号位相乘，以提供输出消息。

参照图16，示出了图13所示的交替地执行根据等式(12)的变量节点运算和根据等式(13)的校验节点运算的节点计算器210的示例性配置。

节点计算器210具有三个经由其从外部输入消息(数据)的输入端口P701、P702、P703、以及两个经由其将消息(数据)提供(输出)到外部的输出端口P704、P705。

更具体地，将从图13所示的接收值存储器200读取的接收数据D201提供给输入端口P701。将从消息存储器201读取的消息D702、D703分别提供给输入端口P702、P703。稍后要描述的消息D722被作为输出消息D204而从输出端口P704输出，以便被提供给消息存储器201。在解码的最终阶段，稍后要描述的消息D707被作为解码结果而从输出端口P705输出，以便被提供给解码结果存储器205。

图16所示的节点计算器210具有选择器700、705、712、715。如果这些选择器700、705、712、715选择“v”侧，则图16所示的节点计算器210执行变量节点运算。另一方面，如果这些选择器700、705、712、715选择“c”侧，则图16所示的节点计算器210执行校验节点运算。

首先，将从执行变量节点运算的角度来描述图16所示的节点计算器210。

从消息存储器201提供的、来自与所述奇偶校验矩阵的一列相对应的校验节点的消息D202被作为消息D701(消息u_j)而经由输入端口P702逐一地输入，以便被作为消息D705而经由选择器700输入到加法器701中。在加法器701中，存储在寄存器702中的数据D706与消息D705相加，以便又被存储到寄存器702中。因此，数据D706变成了消息D701(消息u_j)的累计值。

当已经累计了针对一列的消息D701(消息u_j)时，作为结果的累计值D706(∑u_j，j＝1至d_v)被经由选择器703而存储在寄存器704中。

在端口P702中输入的、与消息D701(消息u_j)相同的值被作为消息D203而又从消息存储器201读取，以便被作为延迟输入消息D702而又经由输入端口P703输入。

延迟输入消息D702经过选择器705，以便在减法器710中被从累计的消息D707中减去，并且作为结果的相减后的值D714(∑u_j，j＝1至d_v-1)被提供给加法器711。此外，还将接收数据D201(u_0i)作为接收数据D700而从接收值存储器200提供给加法器711。因此，在加法器711中，将接收数据D700(u_0i)与所述相减后的值D714(∑u_j，j＝1至d_v-1)相加，并且作为结果的相加后的值(∑u_j+u_0i＝vi，j＝1至d_v-1)的绝对值(|v_i|)经由选择器712而变成绝对值D718(|v_i|)，以提供给LUT 713。在LUT 713中，在自变量x是绝对值D718(|v_i|)的情况下执行

的运算，并输出该运算的结果D719

与上述处理并发地，来自加法器711的相加后的值D715(v_i)的符号位D717(sign(v_i))经由选择器715而变成符号位D721。将该符号位D721与LUT 713的运算结果D719

相乘，以提供消息D722×sign(v_i))。

换言之，图16所示的节点计算器210通过以下方式来实现等式(12)的运算：通过从来自连接到变量节点的所有校验节点的消息与接收数据的总和中减去来自要获得的校验节点的消息，来计算去向要获得的边的消息。

下面从执行校验节点运算的角度来描述图16所示的节点计算器210。

从消息存储器201提供的、来自与奇偶校验矩阵的一行相对应的变量节点的消息D202被作为消息D701(消息v′_i)经由输入端口P702而逐一地输入，并且绝对值D703(|v′_i|)被作为绝对值D705而经由选择器700输入到加法器701中。在加法器701中，存储在寄存器702中的数据D706与该绝对值D705相加，以便又被存储在寄存器702中。因此，数据D706变成绝对值D703(|v′_i|)的累计值。

当已经累计了针对一行的消息D701(消息v′_i)的绝对值D703(|v′_i|)时，作为结果的累计值D706(∑|v′_i|，i＝1至d_c)被经由选择器703而存储到寄存器704中。

在端口P702中输入的、与消息D701(消息v′_i)相同的值被作为消息D203而从消息存储器201读取，以便被作为延迟输入消息D702而又经由输入端口P703输入。

延迟输入消息D702的绝对值D711(|v′_i|)经过选择器705，以便在减法器710中被从存储在寄存器704中的累计的消息D707中减去，并且作为结果的相减后的值D714(∑|v′_i|，i＝1至d_c-1)被作为相减后的值D718而经由选择器712提供给LUT 713。在LUT 713中，以述相减后的值D718(∑|v′_i|，i＝1至d_c-1)作为自变量x执行

的运算，并读取运算结果D719(

i＝1至d_c-1)。

与上述处理并发地，在EXOR电路706中执行指示每个消息D701的正或负的符号位D704(sign(v′_i))与存储在寄存器707中的值D709之间的异或运算。将其运算结果D708又存储在寄存器707中。

当已经在寄存器707中累计了针对一行的符号位时，将作为结果的累计值D709(∏sign(v′_i)，i＝1至d_c)经由选择器708而存储在寄存器709中。

用于累计的值D704(sign(v′_i))被作为延迟输入消息的符号位D712而又从输入端口P703输入到EXOR电路714中。由EXOR电路714执行该符号位D712与寄存器709中的累计值D710之间的异或运算，并将该运算的结果(即，∏sign(v′_i)，i＝1至d_c-1)作为符号位D720而输出。该符号位D720经由选择器715而变成符号位D721。

最后，通过将该符号位D721与运算结果D719(i＝1至d_c-1)相加而获得的值提供了消息D722。该消息D722被作为输出消息D204而经由输出端口P704输出，以便被提供给解码结果存储器205。

换言之，图16所示的节点计算器210通过以下方式来实现等式(13)的运算：从与校验节点相连的所有变量节点的总和中减去来自要获得的变量节点的消息。

此外，在图16所示的节点计算器210中，在解码的最后阶段(例如根据预定的重复解码计数N而重复地执行的变量节点运算和校验节点运算中的、要在最后执行的变量节点运算)，替代等式(12)的变量节点运算地，执行根据与等式(12)相似的、通过重写等式(5)而获得的等式的运算，并将该运算的结果(即来自寄存器704的输出数据D707)作为解码结果而从输出端口P705输出，以提供给图13所示的解码结果存储器205。

发明内容

近来正在进行对以多路复用的方式传输LDPC编码的数据信号和TMCC(传输和多路复用配置控制)信号的系统的研发。然而，当前几乎没有适合于这种系统的接收设备可用。

因此，本发明专注于与相关技术的方法和设备相关的、上述的和其它的问题，并且通过提供可应用于以多路复用的方式传输LDPC编码的数据信号和TMCC信号的系统的接收设备来解决所专注于的问题。

根据本发明的一个实施例，提供了第一接收设备，其被配置用于在利用用于定义LDPC(低密度奇偶校验)码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码。上述第一接收设备具有：LDPC解码器，被配置用于对所述数据信号和所述传输控制信号进行解码；数据信号输入缓冲器和传输控制信号输入缓冲器，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的传输控制信号；以及控制器，被配置用于选择保存在所述数据信号输入缓冲器中的所述数据信号和保存在所述传输控制信号输入缓冲器中的所述传输控制信号中的一个，作为有待于解码的信号，并将所选择的信号传输至所述LDPC解码器，以使所述LDPC解码器对所述有待于解码的信号进行解码。

在上述第一接收设备中，所述传输控制信号的接收值与所述数据信号相比在量化比特的数量上被减少，并且作为结果的值被保存在所述传输控制信号输入缓冲器中。

在上述第一接收设备中，所述传输控制信号是其中将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，以及对所述接收设备接收到的所述信号添加表示以下内容的值：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1；作为结果的传输控制信号被保存在所述传输控制信号输入缓冲器中。

在上述第一接收设备中，所述传输控制信号是其中将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，所述接收设备接收所述传输的信号，以将其保存在所述传输控制信号输入缓冲器中，以及如果所述传输控制信号被选作所述有待于解码的信号，则通过向保存在所述传输控制信号输入缓冲器中的所述信号添加表示以下内容的值而获得的信号被作为所述传输控制信号而传输至所述LDPC解码器：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1。

在上述第一接收设备中，所述传输控制信号是其中将已知信号添加到预定控制信息上的LDPC编码的序列，以及对于所述传输控制信号的解码的所述已知信号，所述LDPC解码器将与所述已知信号的比特相链接的边的消息处理为表示以下内容的值：如果已知信号为0则为0的概率是1，如果已知信号为1则为1的概率是1。

在上述第一接收设备中，所述传输控制信号具有其中所有的所述已知信号均由0构成的形式，以及对于所述传输控制信号的解码的所述已知信号，所述LDPC解码器省略了与所述已知信号的比特相链接的边的变量节点和校验节点之一的运算。

在上述第一接收设备中，所述控制器执行控制，以使所述LDPC解码器在其中在完成对所述数据信号的第一数据信号的解码之后且在对第二数据信号进行解码之前执行对所述传输控制信号的解码的时段期间，对所述传输控制信号进行解码。

在上述第一接收设备中，所述数据信号和所述传输控制信号以预定的用于传输的单位而相互多路复用，以及所述控制器执行控制，以使所述LDPC解码器在所述接收设备已经接收到多路复用有至少所述第一数据信号、所述第二数据信号以及所述传输控制信号的所述预定单位时、在所述第二数据信号之前对所述传输控制信号进行解码。

在上述第一接收设备中，所述控制器执行控制，以使得在对所述数据信号的第一数据信号的解码成功的情况下，所述LDPC解码器在在对所述第一数据信号的解码完成之后且在对第二数据信号的解码开始之前的时段期间，对所述传输控制信号进行解码。

在上述第一接收设备中，所述控制器使得所述LDPC解码器在完成对所述传输控制信号的接收之前对所述传输控制信号进行解码，以及所述LDPC解码器通过将所述传输控制信号的未接收到的比特设置为表示以下内容的值来对所述传输控制信号进行解码：为0的概率和为1的概率是0.5。

在上述第一接收设备中，所述LDPC解码器在通过对所述传输控制信号进行解码所获得的序列是在传输所述传输控制信号的系统中未使用过的值的情况下，确定解码失败。

根据本发明的另一实施例，提供了与上述第一接收设备相对应的第一接收方法以及第一程序。

在上述第一接收设备、接收方法以及程序中，在利用用于定义LDPC(低密度奇偶校验)码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的奇偶校验矩阵进行了LDPC编码的传输控制信号相互多路复用地到达的情况下，这些信号均被接收和解码。上述第一接收设备具有：LDPC解码器，被配置用于对所述数据信号和所述传输控制信号进行解码；数据信号输入缓冲器和传输控制信号输入缓冲器，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的传输控制信号。在该配置中，执行以下的处理。即，保存在所述数据信号输入缓冲器中的数据信号和保存在所述传输控制信号输入缓冲器中的传输控制信号中的一个被选作有待于解码的信号，并且所选信号被传输至所述LDPC解码器以便被解码。

根据本发明的又一实施例，提供了第二接收设备，其被配置用于在利用用于定义LDPC(低密度奇偶校验)码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码。该第二接收设备具有专用于对数据信号的解码的数据信号LDPC解码器以及专用于传输控制信号的传输控制信号LDPC解码器。

在上述第二接收设备中，所述数据信号LDPC解码器和所述传输控制信号LDPC解码器被配置为实质上同一解码器。

在上述第二接收设备中，所述传输控制信号LDPC解码器被配置为硬判决解码器。

在上述第二接收设备中，所述传输控制信号LDPC解码器被配置为针对每个比特串行地执行变量节点和校验节点的运算。

上述第二接收设备还具有传输控制信号输入缓冲器，其被布置在所述传输控制信号LDPC解码器之前，并保存所述接收的传输控制信号。

在上述第二接收设备中，所述传输控制信号的接收值与所述数据信号相比在量化比特的数量上被减少，并且作为结果的接收值被保存在所述传输控制信号输入缓冲器中。

在上述第二接收设备中，所述传输控制信号是将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，以及对所述接收设备接收到的所述信号添加表示以下内容的值：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1；作为结果的传输控制信号被保存在所述传输控制信号输入缓冲器中。

在上述第二接收设备中，所述传输控制信号是将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，所述接收设备接收到所述传输的信号，以将其保存在所述传输控制信号输入缓冲器中，以及如果所述传输控制信号被选作所述有待于解码的信号，则通过将保存在所述传输控制信号输入缓冲器中的所述信号加上表示以下内容的值而获得的信号被作为所述传输控制信号而传输至所述传输控制信号LDPC解码器：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1。

在上述第二接收设备中，所述传输控制信号是其中将已知信号添加到预定控制信息上的LDPC编码的序列，以及对于所述传输控制信号的解码的所述已知信号，所述传输控制信号LDPC解码器将与所述已知信号的比特相链接的边的消息处理为表示以下内容的值：如果已知信号为0则为0的概率是1，如果已知信号为1则为1的概率是1。

在上述第二接收设备中，所述传输控制信号具有其中所有的所述已知信号均由0构成的形式，以及对于所述传输控制信号的解码的所述已知信号，所述传输控制信号LDPC解码器省略了与所述已知信号的比特相链接的边的变量节点和校验节点之一的运算。

在上述第二接收设备中，所述传输控制信号LDPC解码器在完成对所述传输控制信号的接收之前开始对所述传输控制信号的解码，以及所述传输控制信号LDPC解码器通过将所述传输控制信号的未接收到的比特设置为表示以下内容的值来对所述传输控制信号进行解码：为0的概率和为1的概率是0.5。

在上述第二接收设备中，所述传输控制信号LDPC解码器在通过对所述传输控制信号进行解码所获得的序列是在传输所述传输控制信号的系统中未使用过的值的情况下，确定所述解码失败。

根据本发明的再一实施例，提供了与上述第二接收设备相对应的第二接收方法和第二程序。

在根据本发明的实施例的第二接收设备、接收方法以及程序中，在利用用于定义LDPC(低密度奇偶校验)码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的奇偶校验矩阵进行了LDPC编码的传输控制信号相互多路复用地到达的情况下，这些信号均被接收和解码。

根据本发明的不同的实施例，提供了被配置用于对LDPC(低密度奇偶校验)码进行接收和解码的第三接收设备。该第三接收设备具有：分离器，被配置用于在利用用于定义所述LDPC码的预定奇偶校验矩阵进行了LDPC编码的第一信号、以及利用与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用地到达的情况下，将所述第一信号与所述第二信号相分离；以及LDPC解码器，被配置用于对被所述分离器所相互分离的所述第一信号和所述第二信号进行解码。

根据本发明的又一实施例，提供了与上述第三接收设备相对应的第三接收方法和第三程序。

在根据本发明的实施例的第三接收设备、方法和程序中，在利用用于定义所述LDPC码的预定奇偶校验矩阵进行了LDPC编码的第一信号、以及利用与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用地到达的情况下，将所述第一信号与所述第二信号相分离，并对所分离出的第一信号和所分离出的第二信号进行解码。

如同已经描述的以及根据本发明的实施例，可以提供被配置用于接收LDPC码并对所接收的LDPC码进行解码的接收设备。特别地，与相关技术的接收设备相比，本发明可以减小这些接收设备的电路尺寸，同时保持所述接收设备的解码性能。

附图说明

图1是示出了LDPC码奇偶校验矩阵的示例的示意图；

图2是指示在对LDPC码进行解码时要执行的处理的顺序的流程图；

图3是示出了消息的流动的示意图；

图4是示出了(3，6)LDPC码的奇偶校验矩阵的示例的示意图；

图5是示出了图4所示的奇偶校验矩阵的Tanner图的示意图；

图6是示出了在变量节点处的消息计算的示意图；

图7是示出了在校验节点处的消息计算的示意图；

图8是示出了解码结果输出计算的示意图；

图9是示出了相关技术的LDPC码解码设备的示例性配置的框图；

图10是示出了变量节点计算器的示例性配置的框图；

图11是示出了校验节点计算器的示例性配置的框图；

图12示出了LDPC码奇偶校验矩阵的示例；

图13是示出了用于执行部分并行解码的相关技术的LDPC码解码设备的示例性配置的框图；

图14是示出了节点计算器的第一示例性配置的框图；

图15是示出了节点计算器的第二示例性配置的框图；

图16是示出了节点计算器的第三示例性配置的框图；

图17是示出了用于传输数据信号和TMCC信号的信号格式的示例的示意图；

图18是示出了对TMCC信号的LDPC编码技术的示意图；

图19是示出了本发明所应用于的传输系统的示例性配置的框图；

图20是示出了图19所示的LDPC解码设备的第一示例性配置的框图；

图21是示出了图19所示的LDPC解码设备的第二示例性配置的框图；

图22是示出了图21等中所示的LDPC解码设备的TMCC信号输入缓冲器的第一示例性配置的框图；

图23是示出了图21等中所示的LDPC解码设备的TMCC信号缓冲器的第二示例性配置的框图；

图24是示出了对LDPC编码的TMCC信号中的无效位的解码结果输出计算的示意图；

图25是示出了在变量节点处针对LDPC编码的TMCC信号中的无效位的消息计算的示意图；

图26是示出了图19所示的LDPC解码设备的第三示例性配置的框图；

图27是示出了图19所示的LDPC解码设备的第四示例性配置的框图；

图28是示出了图19所示的LDPC解码设备的第五示例性配置的框图；

图29是示出了图19所示的LDPC解码设备的对TMCC信号的解码的第一调度示例的框图；

图30是示出了图19所示的LDPC解码设备的对TMCC信号的解码的第二调度示例的框图；

图31是示出了图19所示的LDPC解码设备的对TMCC信号的解码的第三调度示例的框图；

图32是示出了图19所示的LDPC解码设备的对TMCC信号的解码的第四调度示例的框图；以及

图33是示出了作为本发明所应用于的解码设备的另一实施例而实现的计算机的示例性配置的框图。

具体实施方式

下面将以示例方式参照附图更详细地描述本发明。在此描述的本发明与其实施例具有以下的关联关系。对此的描述旨在确保在此描述了支持在此描述的本发明的实施例。因此，尽管在对优选实施例的描述中进行了描述，但是如果存在任何未在此被描述为与本发明相对应的实施例，这决不是意味着这种实施例不与本发明相对应。相反地，如果任何实施例在此被描述为与本发明相对应，则决不是意味着这种实施例不与除了本发明之外的发明相对应。

此外，对本发明的描述并不意味着在此描述了整个发明。换言之，在此描述但未要求保护的任何发明的存在并未否定任何可以递交为分案申请的、作为修改的结果而出现的、或将来被添加到此的发明的存在。

第一接收设备(例如图19所示的LDPC解码设备804)被配置用于在利用用于定义LDPC(低密度奇偶校验)码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用与所述预定奇偶校验矩阵相同或不相同的奇偶校验矩阵进行了LDPC编码的传输控制信号相互多路复用地到达的情况下(例如，在作为数据信号的一个示例的Data(数据)以及作为传输控制信号的一个示例的TMCC以图17所示的格式而相互多路复用地到达的情况下)，接收这些信号，并对所接收的数据信号和所接收的传输控制信号进行解码。上述第一接收设备具有：LDPC解码器(例如图21中所示的LDPC解码部分1504)，被配置用于对数据信号和传输控制信号进行解码；数据信号输入缓冲器(例如图21中所示的数据信号输入缓冲器1502D)和传输控制信号输入缓冲器(例如图21中所示的TMCC信号输入缓冲器1502T)，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所接收的传输控制信号；以及控制器(例如如图21所示的控制部分1506)，被配置用于选择保存在数据信号输入缓冲器中的数据信号和保存在传输控制输入缓冲器中的传输控制信号中的一个，作为有待于解码的信号，并将所选择的信号传输至所述LDPC解码器，以使所述LDPC解码器对所述有待于解码的信号进行解码。

第二接收设备(例如如图19所示的LDPC解码设备804)被配置用于在利用用于定义LDPC(低密度奇偶校验)码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用与所述预定奇偶校验矩阵相同或不相同的奇偶校验矩阵进行了LDPC编码的传输控制信号相互多路复用地到达的情况下(例如，在作为数据信号的一个示例的Data以及作为传输控制信号的一个示例的TMCC以图17所示的格式而多路复用地到达的情况下)，接收这些信号，并对所接收的数据信号和所接收的传输控制信号进行解码。该第二接收设备具有专用于对所述数据信号的解码的数据信号LDPC解码器以及专用于所述传输控制信号的传输控制信号LDPC解码器。

在上述第二接收设备中，所述数据信号LDPC解码器和传输控制信号LDPC解码器被配置成实质上同一解码器(例如，在图21所示的示例中被配置为LDPC解码部分1504)。

在上述第二接收设备中，所述传输控制信号LDPC解码器被配置为硬判决解码器(例如在图26所示的示例中被配置为LDPC硬判决解码块1906)。

在上述第二接收设备中，传输控制信号LDPC解码器被配置为针对每个比特而串行地执行变量节点和校验节点的运算(例如在图27所示的示例中被配置为TMCC信号LDPC解码部分2103T)。

第三接收设备(例如图19所示的LDPC解码设备804)被配置用于对LDPC(低密度奇偶校验)码进行接收和解码。该第三接收设备具有：分离器(例如图21所示的分离部分1501)，被配置用于在利用用于定义所述LDPC码的预定奇偶校验矩阵进行了LDPC编码的第一信号、以及利用与所述预定奇偶校验矩阵相同或不相同的奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用地到达的情况下(例如，在作为第一信号的示例的Data以及作为第二信号的示例的TMCC以图17所述的格式而相互多路复用地到达的情况下)，将所述第一信号与所述第二信号相分离；以及LDPC解码器(例如图21所示的LDPC解码部分1504)，被配置用于对被所述分离器所相互分离的第一信号和第二信号进行解码。

下面将以本发明的实施例的方式参照附图更详细地描述本发明。

本发明假定要发送给接收设备的传输信号具有图17所示的格式。

更具体地，如图17所示，除了数据信号之外，利用LDPC码对包含传输参数的TMCC信号进行编码，并将通过对由所述编码而获得的每个编码数据进行时分多路复用而获得的信号作为传输信号而发送给所述接收设备。

图17所示的传输信号的单位是“时隙”。在下文中，使用符号#α(在图17所示的示例中α是1至120的整数)来标识每个时隙。

一个时隙由交替地布置在Sync和Pilot之后的Data和TMCC构成。每个时隙中的Data存储有通过对LDPC编码的数据信号进行时间分割而获得的数据(在下文中称为单位数据)。另一方面，TMCC存储有通过对LDPC编码的TMCC信号进行时间分割而获得的单位数据。

在这种情况下，如图17所示，数据信号的单位数据和TMCC信号的单位数据被交替地布置以实现时分多路复用。然而，应当注意到，如果所述LDPC编码的数据信号是BPSK，则用5个时隙来对一个用于数据信号的LDPC码进行时分多路复用，而用120个时隙来对一个用于TMCC信号的LDPC码进行时分多路复用。换言之，通过对用于24个LDPC码的数据信号和用于1个LDPC码的TMCC信号进行时分多路复用而获得的信号提供了如图17所示的由时隙#1(SLOT#1)至#120(SLOT#120)构成的传输信号。

传输时的数据信号被配置成码长为44880比特，而传输时的TMCC信号被配置成码长为在图18的下侧中的31680比特。更具体地，如图18的上侧所示，在对TMCC信号的LDPC编码时，将具有1870个为0的比特的无效数据(NULL)添加到实际数据(DATA)的开始处，并将具有11330个为0的比特的无效数据(NULL)添加到所述实际数据(DATA)的结束处，这提供了要被LDPC编码的信息部分。应当注意到，由于对无效数据的传输是不必要的，因此，在图18的下部所示的数据(即通过在所述LDPC编码之后删除所述无效数据而获得的31680比特的数据)被作为LDPC编码的TMCC信号而传输至所述解码设备。此外，应当注意到，虽然数据信号可以选择两个或更多个编码比率以及两个或更多个调制方案，但是TMCC信号在编码比率和调制方案上是固定的，以使得例如在所述信息长度中放入已知信号(无效数据等)的情况下编码比率是1/2且调制方案是BPSK。

参照图19，示出了通过其来传输图17和18中所定义的传输信号(即时分多路复用有数据信号和TMCC信号的传输信号)的传输系统的示例性配置。

在图19所示的传输系统中，LDPC编码设备801和调制设备802被布置为在传输侧的设备。

LDPC设备801被配置成包含TMCC信号编码部分811、数据信号编码部分812以及选择器813。所述LDPC编码设备801“被配置成包含”是因为LDPC编码设备801还具有未在图19中示出的部分，比如控制部分。

TMCC信号编码部分811对TMCC信号信息部分执行LDPC编码，以生成具有上述在图18的下部示出的结构的LDPC信号，即31680比特的LDPC信号，并将所生成的信号输出至选择器813。应当注意到，处于被输入至TMCC信号编码部分811的阶段的TMCC信号信息部分可以具有在图18的上部示出的包括无效数据的结构、或者仅具有实际数据而不具有无效数据的结构。在后者的情况下，TMCC信号编码部分811可以根据在图18的上部示出的结构而添加无效数据，然后对作为结果的信号执行LDPC编码。

另一方面，数据信号编码部分812对数据信号信息部分执行LDPC编码，以生成44880比特的LDPC信号，并将所生成的信号输出至选择器813。

在未示出的控制部分的控制下，选择器813适当地在输入和输出之间进行切换，以实现LDPC编码的数据信号与LDPC编码的TMCC信号之间的时分多路复用。更具体地，具有图17所示的格式的传输信号被从LDPC编码设备801输出，以便由调制设备802进行调制，并且调制后的信号沿着传输路径而被添加上噪声，以被传输至接收侧。

在接收侧的用于接收这种传输信号的设备(即本发明所应用于的接收设备)包括解调设备803和LDPC解码设备804。

更具体地，经调制设备802调制的传输信号被解调设备803进行解调，以便被以上述在图17中示出的形式而提供给LDPC解码设备804。

如上文所述，解调设备803可以是未作改动的相关技术的解调设备。

作为本发明所应用于的接收设备的至少一部分的LDPC解码设备804对从解调设备803提供的传输信号进行解码，并输出作为结果的解码后的信号。

要提供给LDPC解码设备804的传输信号是具有图17所示的形式的传输信号，即多路复用有LDPC编码的数据信号和LDPC编码的TMCC信号的传输信号。

因此，LDPC解码设备804将所述LDPC编码的数据信号与所述LDPC编码的TMCC信号相分离，对所分离出的信号分别进行解码，并输出解码后的数据信号和解码后的TMCC信号。

换言之，对于LDPC解码设备804而言，仅具有对LDPC编码的数据信号和LDPC编码的TMCC信号进行解码的能力就足够了，并且LDPC解码设备804的配置本身并不以任何方式而受到特别地限制。更具体地，LDPC解码设备804可以采用各种实施方式。下面具体地描述了LDPC解码设备804的一些实施方式中的每个实施方式。

参照图20，示出了作为本发明的一个实施例的LDPC解码设备804的示例性配置。

图20所示的LDPC解码设备804具有分离部分901、数据信号输入缓冲器902D、TMCC信号输入缓冲器902T、数据信号LDPC解码部分903D、TMCC信号LDPC解码部分903T、选择器904以及控制部分905。

数据信号LDPC解码部分903D和TMCC信号LDPC解码部分903T每个均具有与图13所示的解码设备基本上相同的功能和配置。“基本上”指的是：在图13所示的解码设备中对“P＝6码”进行解码，而在图20所示的LDPC解码设备中，对其中P为任意整数的“P码”进行解码。此外，在图20所示的示例中不包括控制部分；替代地，在外部布置有控制部分905。

更具体地，图20所示的数据信号LDPC解码部分903D具有数据信号接收值存储器1200D、数据信号消息存储器1201D、包括P个节点计算器1210D-1至1210D-P的消息计算块1202D、移位块1210D以及解码结果存储器1205D。

同样地，TMCC信号LDPC解码部分903T具有TMCC信号接收值存储器1200T、TMCC信号消息存储器1201T、包括P个节点计算器1210T-1至1210T-P的消息计算块1202T、移位块1204T以及解码结果存储器1205T。

下面描述了LDPC解码设备804的操作。

即，具有图17所示的形式的传输信号(在解调之后)被提供给LPDC解码设备804的分离部分901。在接收到该传输信号时，分离部分901将所接收的信号分离成LPDC编码的数据信号(Data)和LDPC编码的TMCC信号(TMCC)，并将所述LDPC编码的数据信号作为接收值而提供给数据信号输入缓冲器902D，将所述LDPC编码的TMCC信号作为接收值而提供给TMCC信号输入缓冲器902T。

在在先的时隙中输入的数据信号被传输至数据信号LDPC解码部分903D的数据信号接收值存储器1200D之前，以前保存在数据信号输入缓冲器902D中的每个接收值被保持为保存在数据信号输入缓冲器902D中，以便被完整地解码。

数据信号LDPC解码部分903D对LDPC编码的数据信号进行解码，并将解码的结果即数据信号提供给选择器904。应当注意到，除了P的变化的可能性之外，所述解码处理自身基本上与图13所示的解码设备的处理相同，因此下面将省略对所述解码处理的描述。

在TMCC信号输入缓冲器902T和TMCC信号LDPC解码部分903T中执行与上述对LDPC编码的数据信号的解码处理完全相同的处理，并将解码的结果即TMCC信号提供给选择器904。

从数据信号LDPC解码部分903D输出的数据信号或从TMCC信号LDPC解码部分903T输出的TMCC信号被作为最终的解码结果而经由选择器904向外部输出。

应当注意到，上述整个LDPC解码设备804的操作受到控制部分905的控制。

如上文所述，除了数据信号LDPC解码部分903D之外，图20所示的LDPC解码设备804还具有TMCC信号LDPC解码部分903T。也就是说，图20所示的LDPC解码设备804具有两个相同配置的LDPC解码部分。

因此，如果使用图20所示的配置作为LDPC解码设备804，则电路尺寸与相关技术的不包括TMCC信号解码的解码设备相比被增大了一个电路部分，即所述LDPC解码部分。因此，如果存在对减小电路尺寸的需要，则可以使用例如图21所示的配置作为LDPC解码设备804的配置。

也就是说，图21示出了作为本发明的一个实施例而实现的LDPC解码设备804的示例性配置，并由此示出了与图20所示的示例不相同的示例。

图21所示的LDPC解码设备804具有分离部分1501、数据信号输入缓冲器1502D、TMCC信号输入缓冲器1502T、选择器1503、LDPC解码部分1504以及控制部分1506。

LDPC解码部分1504具有接收值存储器1700、消息存储器1701、包括P个节点计算器1710-1至1710-P的消息计算块1702、移位块1704以及解码结果存储器1705。

更具体地，LDPC解码部分1504具有与图20所示的数据信号LDPC解码部分903D和TMCC信号LDPC解码部分903T的功能和配置基本上相同的功能和配置。换言之，图20所示的LDPC解码设备804具有两个LDPC解码部分，而图21所示的LDPC解码设备804仅具有一个LDPC解码部分。

下面描述要由图21所示的LDPC解码设备804执行的操作。

具有图17所示的形式的传输信号(在解调之后)被提供给LDPC解码设备804的分离部分1501。分离部分1501将所接收的信号分离成LDPC编码的数据信号(Data)和LDPC编码的TMCC信号(TMCC)，并将所述LDPC编码的数据信号作为接收值而提供给数据信号输入缓冲器1502D，将所述LDPC编码的TMCC信号作为接收值而提供给TMCC信号输入缓冲器1502T。

更具体地，将所述LDPC编码的数据信号作为接收值而保存在数据信号输入缓冲器1502D中，而将所述LDPC编码的TMCC信号作为接收值而保存在TMCC信号输入缓冲器1502T中。

在控制部分1506的控制下，选择器1503将保存在数据信号输入缓冲器1502D中的接收值(LDPC编码的数据信号)或者保存在TMCC信号输入缓冲器1502T中的接收值(LDPC编码的TMCC信号)提供给LDPC解码部分1504。

LDPC解码部分1504对从选择器提供的所述接收值进行解码，并输出解码后的值。也就是说，如果所述LDPC编码的数据信号被提供作为接收值，则将所述数据信号作为解码结果而输出。另一方面，如果所述LDPC编码的TMCC信号被提供作为接收值，则将所述TMCC信号作为解码结果而输出。

换言之，控制部分1506基于预定的调度来管理数据信号解码定时和TMCC信号解码定时。稍后将参照图29至32来描述该调度的具体示例。

更具体地，在数据信号的解码定时时，选择器1503的输入在控制部分1506的控制下被切换到数据信号输入缓冲器1502D。因此，接收值(LDPC编码的数据信号)被从数据信号输入缓冲器1502D经由选择器1503而传输至接收值存储器1700，以便在LDPC解码部分1504中被解码。

当所述数据信号已被解码并且TMCC信号解码定时来临时，选择器1503的输入在控制部分1506的控制下被切换到TMCC信号输入缓冲器1502T。因此，接收值(LDPC编码的TMCC信号)被从TMCC信号输入缓冲器1502T经由选择器1503而传输至接收值存储器1700，以便在LDPC解码部分1504中被解码。

如上文所述，如果使用图21所示的配置作为LDPC解码设备804，则与图20所示的配置相比，电路尺寸被减小了一个LDPC解码部分。也就是说，对于可以通过共用电路来处理的对数据信号的解码和对TMCC信号的解码而言，除了输出缓冲器之外不需要单独的电路，由此减小了电路尺寸。

此外，作为LDPC编码的TMCC信号的接收值的量化比特数量的减少使得能够减小TMCC信号输入缓冲器1502T的尺寸。即使在例如所述信息长度中包括已知信号的情况下，每个LDPC编码的TMCC信号也具有低编码比率1/2，并因此被通过BPSK调制来进行传输，因此，所需要的CN远小于LDPC编码的数据信号所需要的CN，由此使得在接收值比特数量减少的情况下成功地以充分低的CN来进行解码。

然而，如图18的下部所示，处于被从分离部分1501输入到TMCC信号输入缓冲器1502T中的阶段的、LDPC编码的TMCC信号每个码具有31600比特。与之相比，处于被从分离部分1501输出到数据信号输入缓冲器1502D中的阶段的、LDPC编码的数据信号每个码具有如上文所述的44880比特。

因此，如果在LDPC解码部分1504中共同地执行对数据信号和TMCC信号的解码，则必须将LDPC编码的TMCC信号的结构再转换成在图18的上部中示出的结构。也就是说，必须向所述每个码31600比特的结构添加与在LDPC编码时插入的13200比特的无效数据相等效的值，以提供每个码44880比特的结构，并将转换结果提供给LDPC解码部分1504。

因此，可以使用比如具有图22所示的结构的缓冲器作为TMCC信号输入缓冲器1502T。也就是说，图22所示的TMCC信号输入缓冲器1502T由选择器1801和输入缓冲存储器1802构成。

图22所示的TMCC信号输入缓冲器1502T如下地操作。即，在对TMCC信号进行LDPC编码时插入的无效数据被作为所述数据为全0的概率1而提供给选择器1801。处于被从分离部分1501输入到TMCC信号输入缓冲器1502T中的阶段的、LDPC编码的TMCC信号(即具有图18的下部所示的每个码31600比特的结构的信号)也被提供给选择器1801。因此，在控制部分1506的控制下，在与图18的上部所示的结构的无效数据相对应的定时时，其中数据为全0的概率为1的值被经由选择器1801而提供给输入缓冲存储器1802；在其它定时时，从分离部分1501输出的接收值被经由选择器1801而提供给输入缓冲存储器1802。也就是说，在对TMCC信号进行LDPC编码时插入的无效数据为全0的概率为1的值被插入到输入缓冲存储器1802中。如果这是以“0”的对数似然比来表示的，则值+∞被提供且在将此安装在硬件上时变成最大可能值。

替代地，可以使用比如具有图23所示的结构的缓冲器作为TMCC信号输入缓冲器1502T。图23所示的TMCC信号输入缓冲器1502T具有输入缓冲器1811和选择器1812。

图23所示的TMCC信号输入缓冲器1502T如下地操作。即，在对TMCC信号进行LDPC编码时插入的无效数据被作为所述数据为全0的概率1而提供给选择器1812。处于被从分离部分1051输入到TMCC信号输入缓冲器1502T中的阶段的、LDPC编码的TMCC信号(即具有图18的下部所示的每个码31600比特的结构的信号)在被提供给选择器1812之前被缓存在输入缓冲器1811中。因此，在控制部分1506的控制下，在与图18的上部所示的结构的无效数据相对应的定时时，从选择器1812输出其中数据为全0的概率为1的值；在其它定时时，从选择器1812输出被缓存在输入缓冲器1811中的接收值。也就是说，当所述接收值被传输至LDPC解码部分1504时，在对TMCC信号进行编码时所插入的无效数据被插入到所述接收值中，其中所述数据为全0的概率为1。如果这是以“0”的对数似然比表示的，则值+∞被提供且在将此安装在硬件上时变成最大可能值。

图22和23中的任一结构作为TMCC信号输入缓冲器1502T的应用使得处于被从TMCC信号输入缓冲器1502T输出的阶段的、LDPC编码的TMCC信号变成具有图18的上部所示的每个码44880比特的结构的信号。也就是说，所述每个码的比特数量对于数据信号和TMCC信号而言是一样的。因此，在图21所示的选择器1503之后的阶段(即，LDPC解码部分1504)也可以以与对数据信号的解码相同的方式来对TMCC信号进行解码。

应当注意到，LDPC解码部分1504可以通过图24和25所示的技术中来对LDPC编码的TMCC信号(包括有无效位)的无效位进行解码。

参照图24，示出了无效位解码结果输出技术。

更具体地，如图8所示，除了无效位之外的数据、即等式(5)的运算结果被作为最终解码结果而输出。

另一方面，如图24所示，对于无效位，总是将数据为全0的概率1作为解码结果而输出。如果这是以“0”的对数似然比表示的，则值+∞被提供且在将此安装在硬件上时变成最大可能值。因此，如果提供了其中接收数据u_0i为0的概率为1的值，则LDPC解码部分1504确定该数据为无效数据，并且可以总将其中数据为0的概率1作为最终解码结果而输出。也就是说，用于输出无效位解码结果的运算变得不必要。

参照图25，示出了用于对无效位变量节点进行运算的运算技术。

更具体地，对于除了无效位之外的数据，如图6所示地执行等式(1)的变量节点运算。

另一方面，对于无效位，如图25所示，总是输出其中数据为0的概率1。如果这是以“0”的对数似然比表示的，则值+∞被提供且在将此安装在硬件上时变成最大可能值。因此，在对变量节点进行运算时，在其中接收数据u_0i为0的概率为1的值的情况下，LDPC解码部分1504确定该值是无效数据，并且可以总是输出其中数据为0的概率1。也就是说，用于无效位的变量节点运算变得不必要。

此外，由于无效位接收值以及与无效位相链接的边的消息取其中数据总是0的概率为1的固定值，因此，在为TMCC信号布置了单独的LDPC解码部分(例如图20所示的TMCC信号LDPC解码部分903T)的情况下，可以除去接收值存储器和消息存储器。

在上述根据本发明的示例性配置中，假设每个TMCC信号被添加有如图18所示的用于LDPC编码的无效位。然而，TMCC信号可能并不特别地是基于该假设的信号。

也就是说，TMCC信号可以是这样的信号：所述信号是将已知信号(图18所示的示例中的无效位)添加到预定控制信息(等效于图18所示的DATA的信息)上以用于LDPC编码的、LDPC编码的序列；从该序列中删除所述已知信号并将作为结果的TMCC信号传输至接收设备。

在这种情况下，如果TMCC信号输入缓冲器1502T采取图22所示的配置，则在所述已知信号为0的情况下可以将意指其中数据为0的概率为1的值输入到选择器1801中，或者在所述已知信号为1的情况下可以将意指其中数据为1的概率为1的值输入到选择器1801中。

如果TMCC信号输入缓冲器1502T采取图23所示的配置，则在所述已知信号为0的情况下可以将意指其中数据为0的概率为1的值输入到选择器1812中，或者在所述已知信号为1的情况下可以将意指其中数据为1的概率为1的值输入到选择器1812中。

对于解码后的TMCC信号中的已知信号，LDPC解码部分1504可以在所述已知信号为0的情况下将与所述已知信号的比特相链接的边的消息处理为意味着其中数据为0的概率为1的值，以及在所述已知信号为1的情况下将与所述已知信号的比特相链接的边的消息处理为意味着其中数据为1的概率为1的值。

下面参照图26至28进一步描述LDPC解码设备804的其它实施例。

参照图26，示出了作为本发明的另一实施例而实现的LDPC解码设备804的示例性配置，其与图20和21中示出的示例不相同。

更具体地，图26所示的LDPC解码设备804具有分离部分1901、数据信号输入缓冲器1902D、TMCC信号输入缓冲器1902T、数据信号LDPC解码部分1903D、选择器1904、控制部分1905、LDPC硬判决解码部分1906以及解码结果存储器1907。

图26所示的数据信号LDPC解码部分1903D具有与图20所示的数据信号LDPC解码部分903D的功能和配置基本上相同的功能和配置。更具体地，图26所示的数据信号LDPC解码部分1903D具有接收值存储器2000D、消息存储器2001D、包括P个节点计算器2020D-1至2010D-P的消息计算块2002D、移位块2004D以及解码结果存储器2005D。

因此，图26所示的用于对数据信号的解码的配置基本上与图20所示的配置相同。与之相比，图26所示的用于对TMCC信号的解码的配置与图20所示的配置之间的不同之处在于，图26所示的配置具有替代图20所示的TMCC信号LDPC解码部分903T的、LDPC硬判决解码部分1906和解码结果存储器1907。

更具体地，例如如上文所述地，在BPSK调制的信息长度中包括已知信号的情况下，LDPC编码的TMCC信号具有低编码比率1/2，因此，与LDPC编码的数据信号相比，LDPC编码的TMCC信号具有所需要的CN较小的特性。具有这种特性意味着：对于LDPC编码的TMCC信号而言，在执行硬判决解码的情况下，以充分低的CN来对信号进行解码是可行的。因此，图28所示的LDPC解码设备804被布置有替代图20所示的TMCC信号LDPC解码部分903T的、LDPC硬判决解码部分1906和解码结果存储器1907，以用于对TMCC信号的解码。

总之，当对图20和图26所示的示例在LDPC解码设备804的配置方面进行相互比较时，发现了如下的差别：在图20所示的示例中使用TMCC信号LDPC解码部分903T，而在图26所示的示例中使用LDPC硬判决解码部分1906和解码结果存储器1907。

因此，除了LDPC硬判决解码部分1906的操作之外，LDPC解码设备804的操作与图20所示的LDPC解码设备804的操作基本上相同。因此，下面只描述了图26所示的LDPC解码设备804的操作中的、LDPC硬判决解码部分1906的操作，而省略了对其它操作的描述。

例如，当执行图6所示的变量节点运算时，LDPC硬判决解码部分1906可以使用对接收数据的多数判决结果和来自其它边的消息作为变量节点消息。也就是说，在LDPC硬判决解码部分1906中执行根据下面的等式(14)至(16)的运算作为变量节点运算。

[等式14]

v₁＝(u_0i+u₂+u₃>1)？1：0  ···(14)

[等式15]

v₂＝(u_0i+u₁+u₂>1)？1：0  ···(15)

[等式16]

v₃＝(u_0i+u₂+u₃>1)？1：0   ···(16)

在上述的等式(14)至(16)中，左侧的v₁至v₃表示变量节点消息。在右侧，u_0i表示接收数据，u₁至u₃表示来自其它边的消息。

等式(14)至(16)是具有编程中的所谓三元算子的等式。即，右侧具有“<条件>？<1>：<0>”的形式，该形式意味着：如果<条件>为真，则该等式的(在左侧的)值是<1>；否则，该值是<0>。

更具体地，例如在等式(14)中，如果条件(u_0i+u₂+u₃>1)成立，则变量节点消息v₁被运算为1；如果条件(u_0i+u₂+u₃>1)不成立，则变量节点消息v₁被运算为0。

例如，在执行图7所示的变量节点运算时，LDPC硬判决解码部分1906可以使用对来自其它边的消息执行异或运算的运算结果来作为校验节点消息u_i。也就是说，在LDPC硬判决解码部分1906中执行根据下面的等式(17)至(22)的运算作为校验节点运算。

[等式17]

u1＝EXOR(v2，v3，v4，v5，v6)  ···(17)

[等式18]

u2＝EXOR(v1，v3，v4，v5，v6)  ···(18)

[等式19]

u3＝EXOR(v1，v2，v4，v5，v6)  ···(19)

[等式20]

u4＝EXOR(v1，v2，v3，v5，v6)  ···(20)

[等式21]

u5＝EXOR(v1，v2，v3，v4，v6)  ···(21)

[等式22]

u6＝EXOR(v1，v2，v3，v4，v5)  ···(22)

在上述的等式(17)至(22)中，左侧的u₁至u₆表示校验节点消息。在右侧，v₁至v₆表示来自其它边的消息。

由于可以通过等式(14)至(22)所定义的这些简单运算来执行变量节点运算或校验节点运算，因此，可以使得图26所示的LDPC硬判决解码部分1906和解码结果存储器1907的电路尺寸小于图20所示的TMCC信号LDPC解码部分903T的电路尺寸。也就是说，如果使用图26所示的配置作为LDPC解码设备804，则可以使得用于对TMCC信号进行解码的电路的尺寸小于图20所示的配置的尺寸，因此可以使得整个电路尺寸减小了该数量。

参照图27，示出了作为本发明的又一实施例而实现的LDPC解码设备804的示例性配置，其与图20、21和26所示的示例不相同。

更具体地，图27所示的LDPC解码设备804具有分离部分2101、数据信号输入缓冲器2102D、TMCC信号输入缓冲器2102T、数据信号LDPC解码部分2103D、TMCC信号LDPC解码部分2103T、选择器2104以及控制部分2105。

图27所示的数据信号LDPC解码部分2103D具有与图20所示的数据信号LDPC解码部分903D的功能和配置基本上相同的功能和配置。更具体地，图27所示的数据信号LDPC解码部分2103D具有数据信号接收值存储器2200D、数据信号消息存储器2201D、包括P个节点计算器2220D-1至2210D-P的消息计算块2202D、移位块2204D以及解码结果存储器2205D。

因此，图27所示的用于对数据信号的解码的配置与图20所示的配置基本上相同。与之相比，在图27所示的用于对TMCC信号的解码的配置中，使用TMCC信号LDPC解码部分2103T来代替图20所示的TMCC信号LDPC解码部分903T。

更具体地，图27所示的TMCC信号LDPC解码部分2103T具有TMCC信号接收值存储器2200T、TMCC信号消息存储器2201T、只包括一个节点计算器2210T的消息计算块2202T、以及解码结果存储器2205T。

换言之，在图20所示的示例中，也是在LDPC编码的TMCC信号的情况下，使用包含P个节点计算器1210T-1至1210T-P的TMCC信号LDPC解码部分903T，以便执行部分并行解码，即，以便并行地对与构成指示LDPC码的奇偶校验矩阵的每个具有P×P结构的配置矩阵执行节点运算。

相反地，在图27所示的示例中，在LDPC编码的TMCC信号的情况下，使用包含一个节点计算器2210T的TMCC信号LDPC解码部分2103T，以执行全串行解码，即，以顺序地逐一对节点的运算进行简单地解码。

因此，在图27所示的示例中，对LDPC编码的TMCC信号执行全串行解码，其原因如下。

即，在本实施例中，将具有图17所示的格式的传输信号提供给LDPC解码设备804。在这种情况下，如上文所述，只用于一个码的TMCC信号在用于多达120个码的数据信号的到达期间到达。这意味着，在对LDPC编码的数据信号和LDPC编码的TMCC信号的并行解码中，可以提供最多与对数据信号的解码一样多的120次解码。因此，如图27所示，在仅为TMCC信号布置了一个节点计算器2210T且P＝374的情况下(即，即使奇偶校验矩阵的构成矩阵具有374×374的结构)，也可以提供足够的解码计数，例如是数据信号解码计数的120/374倍。

此外，如上文所述，当传输LDPC编码的TMCC信号时，在BPSK调制中的信息长度中包括已知信号的情况下，编码比率是1/2的低水平，例如，LDPC编码的TMCC信号所需要的CN小于LDPC编码的数据信号所需要的CN。LDPC编码的TMCC信号的该特性允许在解码计数是数据信号的解码计数的120/374倍的情况下以充分低的CN来进行解码。

应当注意到，除了对LDPC编码的TMCC信号执行全串行解码而非如上文所述的部分并行解码之外，图27所示的LDPC解码设备804的操作总体上与上述的图20所示的LDPC解码设备804的操作相同。因此将省略对图27所示的LDPC解码设备804的操作的描述。

参照图28，示出了作为本发明的再一实施例而实现的LDPC解码设备804的示例性配置，其与图20、21、26和27所示的示例的配置不相同。

更具体地，图28所示的LDPC解码设备804具有分离部分2301、数据信号输入缓冲器2302D、TMCC信号输入缓冲器2302T、LDPC解码部分2303以及控制部分2305。

图28所示的LDPC解码部分2303具有数据信号接收值存储器2400D、TMCC信号接收值存储器2400T、数据信号消息存储器2401D、TMCC信号消息存储器2401T、包括P个节点计算器2410-1至2410-P的消息计算块2402、移位块2404D、解码结果存储器2405以及选择器2406。

图28所示的LDPC解码设备804如下地操作。

具有图17所示的格式的传输信号(在解调后)被提供给LDPC解码设备804的分离部分2301。分离部分2301将所提供的传输信号分离成LDPC编码的数据信号(Data)和LDPC编码的TMCC信号(TMCC)，并将所获得的LDPC编码的数据信号作为接收值而提供给数据信号输入缓冲器2302D，将所获得的LDPC编码的TMCC信号作为接收值而提供给TMCC信号输入缓冲器2302T。

也就是说，将LDPC编码的数据信号作为接收值而保存在数据信号输入缓冲器2302D中，而将LDPC编码的TMCC信号作为接收值而保存在TMCC信号输入缓冲器2302T中。

控制部分2305基于预先设置的调度来管理数据信号解码定时和TMCC信号解码定时。稍后将参照图29至32来描述该调度的具体示例。

更具体地，在数据信号解码定时时，选择器2406的输入在控制部分2305的控制下被切换到数据信号接收值存储器2400D侧和数据信号消息存储器2401D侧。同时，保存在数据信号输入缓冲器2302D中的接收值(LDPC编码的数据信号)被传输至数据信号接收值存储器2400D。然后，从移位块2404输出的消息被存储在数据信号消息存储器2401D中。在这种情况下，LDPC解码部分2303的电路配置与图20所示的数据信号LDPC解码部分903D的电路配置基本上相同。因此，可以在LDPC解码部分2303中对LDPC编码的数据信号进行解码。

另一方面，在TMCC信号解码定时时，选择器2406的输入在控制部分2305的控制下被切换到TMCC信号接收值存储器2400T侧和TMCC信号消息存储器2401T侧。同时，保持在TMCC信号输入缓冲器2302T中的接收值(LDPC编码的TMCC信号)被传输至TMCC信号接收值存储器2400T。然后，从移位块2404输出的消息被存储在TMCC信号消息存储器2401T中。在这种情况下，LDPC解码部分2303的电路配置与图20所示的TMCC信号LDPC解码部分903T的电路配置基本上相同。因此，可以在LDPC解码部分2303中对LDPC编码的TMCC信号进行解码。

上面已经分别描述了在图20、21、26、27和28中示出的LDPC解码设备804的五个实施例。

可以将这些实施例主要划分为选择性地切换对数据信号的解码和对TMCC信号的解码以便进行串行处理的实施例(在下文中称为串行形式)、以及并行地处理对数据信号的解码和对TMCC信号的解码的实施例(在下文中称为并行形式)。更具体地，图21和28所示的LDPC解码设备804是串行形式的示例，而图20、26和27所示的LDPC解码设备804是并行形式的示例。

下面描述了被分类到串行形式中的对TMCC信号解码定时的调度的示例以及被分类到并行形式中的对TMCC信号解码定时的调度的示例。

以下的调度示例的前提是LDPC解码设备804以具有图17所示的格式的传输信号为单位(即，以每帧120时隙为单位)来接收(解调后的)接收值。

在指示以下调度示例的时序图(即图29至32所示的时序图)中，在“接收”右侧的时序图指示了具有图17所示的格式的传输信号(在解调后)到达LDPC解码设备804的时序。另一方面，在“解码”右侧的时序图指示了LDPC解码设备804所进行的解码。

参照图29，示出了指示以串行形式的对TMCC信号的解码的调度的一个示例的时序图。

在图29所示的示例中，在已经接收到每帧的所有120个时隙之后，LDPC解码设备804首先开始对与所接收到的帧(在下文中称为第一帧)时分多路复用的、LDPC编码的TMCC信号(在下文中称为第一帧TMCC信号)进行解码。在完成了对第一帧TMCC信号的解码时，LDPC解码设备804返回到(或被切换到)对数据信号的正常解码，以便对包括在第一帧的时隙#120中的LDPC编码的数据信号(在下文中称为时隙#120的数据信号，对其它时隙使用类似的命名)进行解码。接下来，LDPC解码设备804顺序地对在第一帧之后接收到的帧(在下文中称为第二帧)的数据时隙#1至#119的数据信号进行解码。

对于TMCC信号的解码而言，例如以下的两种技术是可用的。

更具体地，在第一种技术中，指定了解码重复计数，并且如果所指定的重复计数的解码失败的话，则强制终止解码。

在第二种技术中，重复对LDPC编码的TMCC信号的解码，直到所述解码成功。由于以下原因而使用所述第二种技术。即，由于LDPC编码的TMCC信号所需要的CN与LDPC编码的数据信号所需要的CN相比相当小，因此，如果对TMCC信号的解码失败，则对其它数据信号的解码很可能失败。此外，如果对TMCC信号的解码失败，则不能获知对后续到达的帧的控制信号。由于这些原因而使用第二种技术，其中优先地继续对LDPC编码的TMCC信号的解码，直到该解码成功。

更具体地，在例如图21所示的LDPC解码设备804的情况下，当第一帧的TMCC信号已全部被接收到时，选择器1503的输入在控制部分1506的控制下被切换到TMCC信号输入缓冲器1502T侧，并且保存在TMCC信号输入缓冲器1502T中的第一帧的TMCC信号被传输至LDPC解码部分1504的接收值存储器1700，此时开始对所述第一帧的TMCC信号的解码。

如果将所述第一种技术用于对TMCC信号的解码，则当达到预定的解码重复计数时，输出所述解码的结果。如果使用所述第二种技术，则当发现所述解码成功时，输出所述解码的结果。

然后，在控制部分1506的控制下，选择器1503的输入被切换到数据信号输入缓冲器1502D侧，此时所述第一帧的时隙#120的数据信号(接收值)被从数据信号输入缓冲器1502D传输至LDPC解码部分1504的接收值存储器1700，以便开始对时隙#120的数据信号的解码。接下来，LDPC解码部分1504继续对时隙#120的数据信号的解码，直到所述解码成功或者直到接收到所述第二帧的时隙#1。

由LDPC解码设备804根据图29所示的示例的调度对TMCC信号的解码避免了电路尺寸变大和性能恶化，同时减少了解码第一帧的时隙#120的次数。

参照图30，示出了指示以串行形式的对TMCC信号的解码的调度的另一示例的时序图，该示例不同于图29所示的示例。

在图30所示的示例中，当已经接收到第一帧的全部120个时隙时，LDPC解码设备804首先开始对该第一帧的时隙#120的数据信号进行解码。如果在对时隙#120的数据信号的解码成功的时间(在图30中用“decsuc”指示)与已经接收到第二帧的时隙#1并且开始对所接收到的数据信号的解码的时间之间存在时间余量，则LDPC解码设备804在该时间余量内执行对所述第一帧的TMCC信号的LDPC解码。如果所述解码在该时间期间未成功，则LDPC解码设备804保存中间结果，并且如果在对接下来的时隙#2至#119的数据信号中的任一数据信号的解码完成之后的对下个帧的时隙的接收结束与对所接收到的数据信号的解码开始之间存在时间余量，则LDPC解码设备804在该时间余量期间重新开始对所述第一帧的TMCC信号的LDPC解码。

由LDPC解码设备804根据图30所示的示例的调度对TMCC信号的解码避免了数据信号解码性能比通常的解码的性能更加恶化。

应当注意到，如果使用图30所示的示例的调度，则必须也在对数据信号的解码期间、在解码中中途保存TMCC信号的接收值和消息。因此，如上文所述，LDPC解码设备804需要采用具有用于TMCC信号的接收值存储器和消息存储器的配置。更具体地，如果使用图30所示的示例的调度，则上述实施例需要使用具有TMCC信号接收值存储器2400T和TMCC信号消息存储器2401T的LDPC解码设备804。

参照图31，示出了指示以串行形式的对TMCC信号的解码的调度的另一示例的时序图，该示例不同于图29和30所示的示例。

如上文所述，对LDPC编码的TMCC信号进行时分多路复用，并将其划分为要被间歇地插入到每个帧的120个时隙中的两个或更多个单位数据。更具体地，如图17所示，以间歇式的方式来传输TMCC信号的单位数据(在图31中用TMCC指示的数据)。因此，例如如图31所示，LDPC解码设备804在第一帧的最后的TMCC信号单位数据到达之前开始对第一帧的TMCC信号的解码。因此，可以使对第一帧的TMCC信号的解码的开始提前总共140个符号，即，4个用于TMCC信号单位数据的符号加上在所述TMCC信号单位数据之前传输的136个用于数据信号单位数据(在图31中用数据#7920指示的数据)的符号。

应当注意到，在图31所示的示例中，对第一帧的TMCC信号的解码开始的时间是该帧中的最后的TMCC信号单位数据(更精确地，是在先的数据信号单位数据)；使该时间提前也是可行的。

总之，当对第一帧的TMCC信号的解码开始时，尚未接收到该第一帧的最后若干个符号。因此，对于尚未接收到的比特，可以使用通过设置适当的接收值(比如其中“0”的概率为0.5的值)来开始解码的技术。在这种情况下，由于没有使用真实的接收值，因此TMCC信号解码性能被恶化，然而，这并不会带来任何实际的问题。

由LDPC解码设备804根据图31所示的示例的调度对TMCC信号的解码允许将TMCC信号解码开始时间设置得更早。

应当注意到，图31所示的调度是以串行形式的对TMCC信号的解码定时的调度的一个示例。然而，在完成TMCC信号接收之前对TMCC信号进行解码的技术原理也可应用为以并行形式的对TMCC信号的解码定时的调度。

如上文所述，图29至31示出了指示以串行形式的对TMCC信号的解码定时的调度的时序图。

参照图32，示出了指示以并行形式的对TMCC信号的解码定时的调度的一个示例的时序图。

更具体地，通过遵循图32所示的示例的调度，LDPC解码设备804可以并行地对LDPC编码的数据信号和LDPC编码的TMCC信号进行解码。

在图32所示的示例中，在对第一帧的数据信号的解码中存在如下的情况：在对第二帧的时隙#1的接收结束之前应当已经完成对最后的时隙#120的解码。然而，对于第一帧的TMCC信号的解码而言，该解码可以持续直到对第二帧的接收结束。这是可以如同图27所示的示例一样使用全串行解码的配置作为TMCC信号LDPC解码部分的原因之一。

如上文所述，具有上述配置的LDPC解码设备804的应用迄今为止允许实现这样的系统：其中不仅数据信号被LDPC编码和时分多路复用，而且TMCC信号也被LDPC编码和时分多路复用。也就是说，图20所示的示例性配置作为LDPC解码设备804的应用允许实现能够对LDPC编码的数据信号和LDPC编码的TMCC信号进行解码的解码系统。此外，图21、26、27和28所示的示例性配置中的任一个示例性配置作为LDPC解码设备804的应用允许实现能够对LDPC编码的数据信号和LDPC编码的TMCC信号进行解码的解码系统，同时与图20所示的示例性配置的应用相比最小化了电路尺寸的增大。

显然，可以以除了上述示例之外的其它方式来实现LDPC解码设备804。

例如，TMCC信号是传输指示调制类型的传输参数的信号。更具体地，如果以4个比特来表示调制，则可以表示16种调制类型。因此，如果将本发明应用于仅使用10种调制类型的系统，则TMCC信号可能包含未使用的值。在这种情况下，LDPC解码设备804具有例如执行以下处理的功能。更具体地，如果这种LDPC解码设备804输出未使用的值作为对TMCC信号的解码结果，则LDPC解码设备804执行诸如以下处理之类的处理：再次执行解码、将接收值按原样输出、或者通过将所述解码看作失败的解码(即使故障校验已经成功)来将所述未使用的值替换成某些使用的值。所述处理可以至少避免任何值在被输出之前未得到使用。

尽管没有描述，但是在使用其它的调制类型或其它的编码比率的情况下，本发明所应用于的上述技术也可以以相同的方式应用。更具体地，已经使用特定术语描述了本发明的优选实施例，这种描述仅用于示例性目的，并且应当理解，在不背离权利要求的精神或范围的情况下，可以进行变化和变更。

此外，本发明可应用于如下的任何系统：在该系统中，利用用于定义LDPC码的预定的奇偶校验矩阵进行了LDPC编码的第一信号、以及与与所述第一信号基本上相同或不相同地利用奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用以便进行传输。更具体地，在这种情况下，作为本发明的实施例而实现的每个接收设备可以仅具有将所述第一信号和第二信号相互分离并对所分离出的第一信号和第二信号进行解码的能力；因此，根据本发明的接收设备的配置并不限于特定的一个配置。

应当注意到，上述一系列包括列表显示处理的处理操作可以通过软件来执行，也可以通过硬件来执行。

如果上述一系列处理操作是通过软件来执行的，则可以通过图33所示的计算机来配置本发明所应用于的每个解码设备。

参照图33，CPU(中央处理单元)3001执行记录到ROM(只读存储器)上或从存储部分3008加载到RAM(随机存取存储器)3003上的程序所指示的各种处理操作。RAM 3003还存储有CPU 3001要执行各种处理操作所必需的数据。

CPU 3001、ROM 3002和RAM 3003与总线3004互连。该总线3004还连接到输入/输出接口3005。

输入/输出接口3005连接到比如是由键盘和鼠标构成的输入部分3006、比如是由显示监视器构成的输出部分3007、比如是由硬盘构成的存储部分3008、以及比如是由调制解调器和端子适配器构成的通信部分3009。该通信部分3009被配置用于经由例如包括因特网的网络而与其它未示出的设备进行通信。

输入/输出接口3005还连接到驱动器3010，在驱动器3010上装载有诸如磁盘、光盘、磁光盘或半导体存储器之类的可去除介质。可以从所装载的可去除介质中读取计算机程序，以便根据需要将其安装到存储部分3008中。

当通过软件来执行上述一系列处理操作时，组成所述软件的程序被安装在构建在专用硬件设备中的计算机中，或者被从网络或记录介质安装到比如可以在其中安装各种程序以用于执行各种功能的通用个人计算机中。

如图33所示，这些记录介质不仅包括脱离所述设备自身而单独分布的可移除介质(或封装介质)3011，而且包括存储有程序且被合并到所述设备自身中地提供给用户的ROM 3002或存储部分3008，其中所述可移除介质(或封装介质)3011包括磁盘(包括软盘)、光盘(包括CD-ROM(压缩盘只读存储器)和DVD(数字通用盘))、磁光盘(包括MD(小型盘)(商标))、或半导体存储器。

在此应当注意到，用于描述记录在记录介质中的每个程序的步骤不仅包括以时间相关的方式顺序地执行的处理操作，而且包括并行地或离散地执行的处理操作。

还应当注意到，在此使用的术语“系统”指的是多个组件单元的逻辑集合，并且不必将这些组件单元容纳于同一壳体中。

Claims (30)

1.一种接收设备，所述接收设备被配置用于在利用用于定义低密度奇偶校验LDPC码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码，所述接收设备包括：

LDPC解码器，被配置用于对所述数据信号和所述传输控制信号进行解码；

数据信号输入缓冲器和传输控制信号输入缓冲器，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的传输控制信号；以及

控制器，被配置用于选择保存在所述数据信号输入缓冲器中的所述数据信号和保存在所述传输控制信号输入缓冲器中的所述传输控制信号中的一个，作为有待于解码的信号，并将所选择的信号传输至所述LDPC解码器，以使所述LDPC解码器对所述有待于解码的信号进行解码。

2.根据权利要求1所述的接收设备，其中所述传输控制信号的接收值与所述数据信号相比在量化比特的数量上被减少，并且作为结果的值被保存在所述传输控制信号输入缓冲器中。

3.根据权利要求1所述的接收设备，其中所述传输控制信号是将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，以及

对所述接收设备接收到的所述信号添加表示以下内容的值：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1；作为结果的传输控制信号被保存在所述传输控制信号输入缓冲器中。

4.根据权利要求1所述的接收设备，其中所述传输控制信号是将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，

所述接收设备接收所述传输的信号，以将其保存在所述传输控制信号输入缓冲器中，以及

如果所述传输控制信号被选作所述有待于解码的信号，则将通过向保存在所述传输控制信号输入缓冲器中的所述信号添加表示以下内容的值而获得的信号作为所述传输控制信号而传输至所述LDPC解码器：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1。

5.根据权利要求1所述的接收设备，其中所述传输控制信号是其中将已知信号添加到预定控制信息上的LDPC编码的序列，以及

对于所述传输控制信号的解码的所述已知信号，所述LDPC解码器将与所述已知信号的比特相链接的边的消息处理为表示以下内容的值：如果已知信号为0则为0的概率是1，如果已知信号为1则为1的概率是1。

6.根据权利要求5所述的接收设备，其中所述传输控制信号具有其中所有的所述已知信号均由0构成的形式，以及

对于所述传输控制信号的解码的所述已知信号，所述LDPC解码器省略了与所述已知信号的比特相链接的边的变量节点和校验节点之一的运算。

7.根据权利要求1所述的接收设备，其中所述控制器执行控制，以使所述LDPC解码器在其中在完成对所述数据信号的第一数据信号的解码之后且在对第二数据信号进行解码之前执行对所述传输控制信号的解码的时段期间，对所述传输控制信号进行解码。

8.根据权利要求7所述的接收设备，其中所述数据信号和所述传输控制信号以预定的用于传输的单位而相互多路复用，以及

所述控制器执行控制，以使所述LDPC解码器在所述接收设备已经接收到至少多路复用有所述第一数据信号、所述第二数据信号以及所述传输控制信号的所述预定单位时、在所述第二数据信号之前对所述传输控制信号进行解码。

9.根据权利要求7所述的接收设备，其中所述控制器执行控制，以使得在对所述数据信号的第一数据信号的解码成功的情况下，所述LDPC解码器在在对所述第一数据信号的解码完成之后且在对第二数据信号的解码开始之前的时段期间，对所述传输控制信号进行解码。

10.根据权利要求1所述的接收设备，其中所述控制器使得所述LDPC解码器在完成对所述传输控制信号的接收之前对所述传输控制信号进行解码，以及

所述LDPC解码器通过将所述传输控制信号的未接收到的比特设置为表示以下内容的值来对所述传输控制信号进行解码：为0的概率和为1的概率是0.5。

11.根据权利要求1所述的接收设备，其中所述LDPC解码器在通过对所述传输控制信号进行解码所获得的序列是在传输所述传输控制信号的系统中未使用过的值的情况下，确定解码失败。

12.一种用于接收设备的接收方法，所述接收设备被配置用于在利用用于定义低密度奇偶校验LDPC码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码，所述接收设备包括：

LDPC解码器，被配置用于对所述数据信号和所述传输控制信号进行解码；以及

数据信号输入缓冲器和传输控制信号输入缓冲器，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的传输控制信号，所述接收方法包括以下步骤：

选择保存在所述数据信号输入缓冲器中的所述数据信号以及保存在所述传输控制信号输入缓冲器中的所述传输控制信号中的至少一个，作为有待于解码的信号，并将所选择的信号传输至所述LDPC解码器，以对所述选择的信号进行解码。

13.一种用于使计算机控制接收设备的程序，其中所述接收设备被配置用于在利用用于定义低密度奇偶校验LDPC码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码，所述接收设备具有：

LDPC解码器，被配置用于对所述数据信号和所述传输控制信号进行解码；以及

数据信号输入缓冲器和传输控制信号输入缓冲器，所述数据信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的数据信号，所述传输控制信号输入缓冲器被布置在所述LDPC解码器之前并被配置用于保存所述接收的传输控制信号，所述接收方法包括以下步骤：

选择保存在所述数据信号输入缓冲器中的所述数据信号以及保存在所述传输控制信号输入缓冲器中的所述传输控制信号中的至少一个，作为有待于解码的信号，并将所选择的信号传输至所述LDPC解码器，以对所述选择的信号进行解码。

14.一种接收设备，所述接收设备被配置用于在利用用于定义低密度奇偶校验LDPC码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码，所述接收设备包括：

数据信号LDPC解码器，专用于对所述数据信号进行解码；以及

专用于所述传输控制信号的传输控制信号LDPC解码器。

15.根据权利要求14所述的接收设备，其中所述数据信号LDPC解码器和所述传输控制信号LDPC解码器被配置为实质上同一解码器。

16.根据权利要求12所述的接收设备，其中所述传输控制信号LDPC解码器被配置为硬判决解码器。

17.根据权利要求12所述的接收设备，其中所述传输控制信号LDPC解码器被配置为针对每个比特串行地执行变量节点和校验节点的运算。

18.根据权利要求14所述的接收设备，还包括：

传输控制信号输入缓冲器，被布置在所述传输控制信号LDPC解码器之前，并保存所述接收的传输控制信号。

19.根据权利要求18所述的接收设备，其中所述传输控制信号的接收值与所述数据信号相比在量化比特的数量上被减少，并且作为结果的接收值被保存在所述传输控制信号输入缓冲器中。

20.根据权利要求18所述的接收设备，其中所述传输控制信号是将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，以及

对所述接收设备接收到的所述信号添加表示以下内容的值：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1；作为结果的传输控制信号被保存在所述传输控制信号输入缓冲器中。

21.根据权利要求18所述的接收设备，其中所述传输控制信号是将已知信号添加到预定控制信息上的LDPC编码的序列，并被作为删除了所述已知信号的信号而传输至所述接收设备，

所述接收设备接收到所述传输的信号，以将其保存在所述传输控制信号输入缓冲器中，以及

如果所述传输控制信号被选作所述有待于解码的信号，则通过向保存在所述传输控制信号输入缓冲器中的所述信号添加表示以下内容的值而获得的信号被作为所述传输控制信号而传输至所述传输控制信号LDPC解码器：如果所述已知信号为0，则为0的概率是1，如果所述已知信号为1，则为1的概率是1。

22.根据权利要求18所述的接收设备，其中所述传输控制信号是其中将已知信号添加到预定控制信息上的LDPC编码的序列，以及

对于所述传输控制信号的解码的所述已知信号，所述传输控制信号LDPC解码器将与所述已知信号的比特相链接的边的消息处理为表示以下内容的值：如果已知信号为0则为0的概率是1，如果已知信号为1则为1的概率是1。

23.根据权利要求22所述的接收设备，其中所述传输控制信号具有其中所有的所述已知信号均由0构成的形式，以及

对于所述传输控制信号的解码的所述已知信号，所述传输控制信号LDPC解码器省略了与所述已知信号的比特相链接的边的变量节点或校验节点之一的运算。

24.根据权利要求14所述的接收设备，其中所述传输控制信号LDPC解码器在完成对所述传输控制信号的接收之前开始对所述传输控制信号的解码，以及

所述传输控制信号LDPC解码器通过将所述传输控制信号的未接收到的比特设置为表示以下内容的值来对所述传输控制信号进行解码：为0的概率和为1的概率是0.5。

25.根据权利要求14所述的接收设备，其中所述传输控制信号LDPC解码器在通过对所述传输控制信号进行解码所获得的序列是在传输所述传输控制信号的系统中未使用过的值的情况下，确定所述解码失败。

26.一种用于接收设备的接收方法，其中所述接收设备被配置用于接收低密度奇偶校验LDPC码以用于解码，所述接收方法包括以下步骤：

在利用用于定义低密度奇偶校验LDPC码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码。

27.一种用于使计算机控制接收设备的程序，其中所述接收设备被配置用于接收低密度奇偶校验LDPC码以用于解码，所述程序包括以下步骤：

在利用用于定义低密度奇偶校验LDPC码的预定奇偶校验矩阵进行了LDPC编码的数据信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的传输控制信号多路复用地到达的情况下，接收所述数据信号和所述传输控制信号，并对所述接收的数据信号和所述接收的传输控制信号进行解码。

28.一种被配置用于对低密度奇偶校验LDPC码进行接收和解码的接收设备，包括：

分离器，被配置用于在利用用于定义所述LDPC码的预定奇偶校验矩阵进行了LDPC编码的第一信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用地到达的情况下，将所述第一信号与所述第二信号相分离；以及

LDPC解码器，被配置用于对被所述分离器所相互分离的所述第一信号和所述第二信号进行解码。

29.一种用于接收设备的接收方法，其中所述接收设备被配置用于对低密度奇偶校验LDPC码进行接收和解码，所述接收方法包括以下步骤：

在利用用于定义所述LDPC码的预定奇偶校验矩阵进行了LDPC编码的第一信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用地到达的情况下，将所述第一信号与所述第二信号相分离；以及

对被所述分离器所相互分离的所述第一信号和所述第二信号进行解码。

30.一种用于使计算机控制接收设备的程序，其中所述接收设备被配置用于对低密度奇偶校验LDPC码进行接收和解码，所述程序包括以下步骤：

在利用用于定义所述LDPC码的预定奇偶校验矩阵进行了LDPC编码的第一信号、以及利用处于与所述预定奇偶校验矩阵相同或与所述预定奇偶校验矩阵不相同的状态之一的奇偶校验矩阵进行了LDPC编码的第二信号相互多路复用地到达的情况下，将所述第一信号与所述第二信号相分离；以及

对被所述分离器所相互分离的所述第一信号和所述第二信号进行解码。

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