TWI404344B - 接收裝置及方法及程式 - Google Patents

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Description

接收裝置及方法及程式 相關申請案之對照
本發明包含2007年10月19日在日本專利局中所申請之日本專利申請案JP 2007-272518相關聯的標的物，該申請案之全部內容將結合於本文中以供參考。
本發明有關接收裝置及方法及程式，且更特別地，有關一種接收裝置及方法及程式，其係組構以比以往更大地減少接收裝置之電路標度，而仍維持接收裝置的解碼性能。
在通訊系統中，在具有雜訊之通訊頻道上的可靠通訊係由使用編碼而確保；例如，具有諸如衛星網路之無線電系統，會由於地理及環境之因素而存在有許多的雜訊源，該等通訊頻道代表固定之功能且指定熟知為向農(Shannon)限制之理論上限，而可以以某一信雜比(SNR)來表示每一符號之位元。因而，編碼設計之目的在於獲得接近於此向農限制的比例；尤其，此目的係與帶寬限制之衛星系統相關聯。
近年來，例如已發展出諸如PCCC(並列級聯迴旋碼)及SCCC(串列級聯迴旋碼)之具有接近向農限制之性能的編碼技術，其係稱為所謂之渦輪編碼法。伴隨著該等渦輪編碼技術的發展，長久以來所熟知之LDPC(低密度同位檢查)碼正引人注目。
LDPC編碼係首先由R. G. Gallager提出於“低密度同位檢查碼”中，美國麻州劍橋：M.I.T.報刊，1963年，且隨後再引人注意於由D. J. C. MacKay提出至IEEE Trans. Inf. Theory,IT-45，第399至431頁之“根據極稀疏矩陣之良好的錯誤校正碼”，1999年，及由M. G. Luby,M. Mitzenmacher,M. A. Shokrollahi，和D. A. Spileman在計算理論之ACM研討會的會議記錄中之“低密度碼之分析及使用不規則圖形之改良式設計”，第249頁至258頁，1998年，以及類似者。
最近的研討指出的是，有如渦輪編碼似地，當碼長度增加時，LDPC編碼可提供接近向農限制之性能；而且，因為LDPC編碼具有最小距離係與碼長度成比例之性質，所以LDPC編碼在區塊錯誤機率特徵中係良好的，且LDPC編碼包含在渦輪碼及類似者的解碼特徵中所觀察到之極小的誤差底部現象。
以下將特定地敘述該LDPC編碼。應注意的是，LDPC編碼係線性編碼，且無需一直為二元；然而在下文說明中，將LDPC編碼假定為二元。
該LDPC編碼之最主要特徵在於，用以界定特定之LDPC碼的同位檢查矩陣係稀疏的。稀疏矩陣係其中矩陣之分量“1”的數目係很小的矩陣；例如，令稀疏同位檢查矩為H，則此一同位檢查矩陣H包含其中各列之漢明重量(“1”的數目)係“3”以及各行之漢明重量係“6”的矩陣。
因此，由具有列及行之漢明重量係恆定的同位檢查矩陣H所界定之LDPC編碼稱為規則之LDPC編碼；相反地，由具有列及行之漢明重量並非恆定的同位檢查矩陣H所界定之LDPC編碼則稱為不規則之LDPC編碼。
藉由LDPC編碼之上述編碼係由根據同位檢查矩陣H以產生母矩陣G，且將二元資訊信息乘以所獲得之母矩陣G以產生碼字元而實現。更特定地，用以根據LDPC編碼而執行編碼之編碼裝置先計算其中方程式GHT =0係以同位檢查矩陣H的轉置矩陣所建立之母矩陣G；此處，若母矩陣G係k×n矩陣時，則編碼裝置將母矩陣G乘以k位元之資訊信息(向量u)，以產生n位元之碼字元c(=uG)。具備由編碼裝置所產生之碼字元，則具有值“0”的碼位元會映射為“+1”，同樣地，具有值“1”之碼位元會映射為“-1”；所映射之碼字元係透過預定的通訊路徑而傳送至接收側。
另一方面，LDPC碼之解碼係由Gallager所提出為機率解碼之算法，其可根據置信傳播算法而執行信息傳遞算法於所謂的坦納(Tanner)圖形上，該坦納圖形係由可變節點(亦稱為信息節點)和檢查節點所組成。在下文中，該可變節點和檢查節點將單純地統稱為節點。
然而，在該機率解碼中，在節點之間所轉移的信息係實值，使得分析之解法需追踪採取連續值之信息的機率分佈本身，而很難以執行；因此，Gallager提出算法A或算法B以做為LDPC碼之解碼算法。
例如，LDPC碼之解碼係由下文第2圖中所示之程序所執行，假定具有碼長度之長度的LDPC碼之接收資料i係U0 (u0i )，自檢查節點所輸出之信息j(自連接至檢查節點的邊緣j所輸出之信息)係uj ，以及自可變節點所輸出之信息i(自連接至可變節點的邊緣之所輸出之信息)係vi 。應注意的是，信息表示代表所謂對數似然比值等之實值，而指示值之“0”的可能性。
首先，在LDPC碼的解碼中，如第2圖中所示地，接收資料U0 (u0i )係接收於步驟S11之中，信息uj 係初始化為0，以及採取整數以做為重複處理數之變數k係初始化為0，同時，程序來到步驟S12；在步驟S12中，信息vi 係由使用接收資料U0 (u0i )而執行以下方程式(1)中所示之可變節點的運算所獲得，且藉由使用此信息vi ，信息uj 係由計算以下方程式(2)中所示之檢查節點而獲得。
[方程式1]
[方程式2]
在上述方程式(1)及方程式(2)中，dv 及dc 係可選擇之參數，而分別表示同位檢查矩陣H的垂直(或行)方向及水平(或列)方向中之“1”的數目，亦即，行重量(或漢明重量)及列重量。例如，在(3，6)碼的情況中，dv =3以及dc =6。
應注意的是，在方程式(1)或方程式(2)之運算中，來自將輸出信息的邊緣所進入之信息並未被使用做為和或積運算之對象，使得和或積運算之範圍係1至dv -1或1至dc -1。由方程式(2)所示之運算可由預先產生以下方程式(3)中所示之用以獲得用於二輸入v1 ，v2 之1的函數R(v1 ，v2 )之表，且如以下方程式(4)中所示地循環使用此表，而予以執行。
[方程式3]
[方程式4]
在步驟S12之中，將變數k增量“1”，且程序來到步驟S13。在步驟S13之中，所決定的是，變數k是否大於預定之重複解碼數N，若在步驟S13中並未發現變數k大於N時，則程序回到步驟S12，而自該處重複該處理。
若在步驟S13中發現變數k大於N時，則程序來到步驟S14，其中可由執行以下方程式(5)中所示之運算而獲得最終被輸出之當作解碼結果的信息v，且將所獲得的信息v輸出，同時，該LDPC碼之解碼結束。
[方程式5]
與方程式(1)之運算不同地，方程式(5)之運算係藉由使用來自連接至可變節點之所有邊緣的信息uj 所執行。
在此LDPC碼的解碼中，例如在碼(3，6)的情況中，信息係如第3圖中所示地轉移於節點之間。應注意的是，在第3圖之中，由“=”(相等於)所示之各個節點表示可變節點，其中係執行由方程式(1)所示之可變節點運算；由第3圖中之“+”(加)所示之各個節點表示檢查節點，其中係執行由方程式(2)所示之檢查節點運算。尤其，在算法A之中，信息被二進化，dc -1個輸入信息(將進入於檢查節點中之信息vi )之斥或運算係執行於由“+K”所示的檢查節點處，且若針對在由“=”所示之可變節點處的接收資料R，所有dv-1個輸入信息(將進入於可變節點中之信息uj )具有不同的位元值時，則以反相之正負號來輸出該等信息。
近來，亦已進行安裝LDPC碼之解碼方法的研討。在解說安裝方法之前，將以示意之方式來說明LDPC碼的解碼。
請參閱第4圖，顯示有碼(3，6)之LDPC碼(編碼比=1/2，碼長度=12)的同位檢查矩陣H之實例。LDPC碼之同位檢查矩陣H可如第5圖中所示地由使用坦納圖形所寫出，請參閱第5圖，由“+”所示之各個節點係檢查節點，以及由“=”所示之各個節點係可變節點。該等檢查節點和可變節點分別地對應於同位檢查矩陣的列和行，在檢查節點與可變節點之間的各個連接係等效於同位檢查矩陣H之“1”的邊緣，亦即，若同位檢查矩陣H之j列，i行的分量係1時，則在第5圖之中，自頂部起之i可變節點(由“=”所指示之節點)及自頂部起之j檢查節點(由“+”所指示之節點)係由邊緣所互連。邊緣表示的是，對應於可變節點之LDPC碼(接收資料的)之位元具有對應於檢查節點之約束條件。注意的是，第5圖顯示第4圖中所示之同位檢查矩陣H的坦納圖形表示。
和積算法，LDPC碼解碼算法反覆地執行可變節點之運算及檢查節點之運算。
在可變節點處，方程式(1)中所示之可變節點的運算係如第6圖中所示地執行，亦即，在第6圖之中，對應於連接至可變節點之邊緣中的i邊緣之信息vi 係由使用來自連接至可變節點之剩餘邊緣的信息u1 和u2 以及接收資料u0i 所計算。對應於其他邊緣之信息係以相似的方式而計算。
在解說檢查節點之運算前，方程式(2)係由使用a×b=exp{1n(∣a∣)+1n(∣b∣)}×sign(a)×sign(b)之關係而重寫為方程式(6)，其中當時，，sign(X)係1(邏輯0)，且當x<0時，係-1(邏輯1)。
[方程式6]
進一步地，若線性函數Φ(x)=-1n(tanh(x/2))係以而界定時，則反函數Φ-1 (x)係以Φ-1 (x)=2tanh-1 (e-x )而表示，使得可將方程式(6)寫為方程式(7)。
[方程式7]
在各個檢查節點處，由方程式(7)所示之檢查節點的運算係如第7圖中所示地執行，亦即，在第7圖之中，對應於連接至檢查節點之邊緣中的j邊緣之信息uj 係由使用來目連接至檢查節點之剩餘邊緣的信息v1 ，v2 ，v3 ，v4 ，v5 所計算。對應於其他邊緣之信息係以相似的方式而計算。
應注意的是，函數Φ(X)可表示為Φ(X)=1n((ex +1)/(ex -1))，當x>0時，Φ(X)=Φ-1 (X)，亦即，非線性函數Φ(X)的運算結果係與其之反函數Φ-1 (X)的運算結果相同。在將函數Φ(X)及Φ-1 (X)安裝於硬體上之中，該安裝可由使用共用於該等函數二者之LUT(查表)而作成。
而且，應注意的是，由方程式(1)所示之可變節點的運算可畫分以成為方程式(5)及方程式(8)。
[方程式8]
vi =v-udv 　…(8)
因此，方程式(5)和(8)及方程式(7)之運算的重複執行可執行方程式(1)之可變節點的運算及方程式(7)之檢查節點的運算之重複執行。
在此情況中，如第8圖中所示地，可照現狀地使用方程式(5)和(8)之可變節點運算中之方程式(5)的運算結果，以做為最終的解碼結果。
若將和積算法安裝於硬體上以提供解碼裝置時，必須以合適的電路標度及以合適的操作頻率來重複地執行方程式(1)，方程式(5)，或方程式(8)中所示之可變節點的運算，以及方程式(7)中所示之檢查節點的運算。
下文將敘述解碼裝置之安裝實例，安裝全串聯解碼之方法，用以一個接一個順序地簡單解碼節點之運算。
請參閱第9圖，顯示有用以執行LDPC碼解碼之解碼裝置的典型組態。
在第9圖中所示的解碼裝置中，對應於一邊緣之信息係針對所有的操作時脈而計算。
更特定地，第9圖中所示的解碼裝置具有信息計算區塊101，信息記憶體104，接收值記憶體105，及控制區塊106。該信息計算區塊101係由可變節點計算器102和檢查節點計算器103所組成。
在第9圖中所示的解碼裝置之中，信息係自信息記憶體104一個接一個地讀出至信息計算區塊101。在信息計算區塊101中，對應於所欲邊緣之信息係由使用該等信息所計算；然後，由此計算所獲得的信息係儲存於信息記憶體104之中。在第9圖中所示的解碼裝置之中，此處理將重複地執行，亦即，執行所謂的重複解碼。
更特定地，接收值記憶體105係供應有接收資料(LDPC碼)D100，該接收資料D100係對數似然比值，而表示由接收所傳送之LDPC碼所獲得的碼之0(或1)的可能性，且該接收值記憶體105儲存此接收資料D100。
在可變節點之運算時，接收值記憶體105依據供應自控制區塊106之控制信號以讀取所儲存的接收資料，且供應所讀取之接收資料至信息計算區塊101的可變節點計算器102，以做為接收資料D101。
而且，在可變節點之運算時，信息記憶體104依據供應自控制區塊106之控制信號以讀取所儲存的信息(檢查節點信息uj )D102，且供應所讀取之信息至可變節點計算器102。藉由使用供應自信息記憶體104之信息D102及供應自接收值記憶體105之接收資料D101，該可變節點計算器102執行方程式(1)之可變節點運算，且供應所獲得之成為此可變節點運算之結果的信息(可變節點信息)vi 至信息記憶體104，以做為信息D103。
接著，該信息記憶體104儲存供應自可變節點計算器102之信息D103。
另一方面，在檢查節點之運算時，信息記憶體104依據供應自控制區塊106之控制信號以讀取所儲存的可變節點信息vj ，而做為信息D104，且供應所讀取之信息至檢查節點計算器103。
藉由使用供應自信息記憶體104之信息D104，檢查節點計算器103執行方程式(7)之檢查節點運算，且供應由此檢查節點運算所獲得之信息(檢查節點信息)uj 至信息記憶體104，以做為信息D105。
然後，該信息記憶體104儲存供應自檢查節點計算器103之信息D105。
來自信息記憶體104之由檢查節點計算器103所供應的信息D105，亦即，檢查節點信息uj 係在隨後的可變節點運算時被讀取為信息D102，而供應至可變節點計算器102。
請參閱第10圖，顯示有第9圖中所示之一個接一個地執行可變節點運算之可變節點計算器102的典型組態。
可變節點計算器102具有兩個輸入埠P101及P102，以做為來自外部所供應(所輸入)之信息(資料)的輸入埠，以及一輸出埠P103，以做為用以供應(輸出)信息至外部的埠。藉由使用透過輸入埠P101及P102所進入之信息，可變節點計算器102執行方程式(1)之可變節點的運算，且將所獲得為運算結果之信息自輸出埠P103輸出。
更特定地，自接收值記憶體105所讀取的接收資料D101係供應至輸入埠P101，自信息記憶體104所讀取的信息D102(檢查節點信息uj )係供應至輸入埠P102。
在可變節點計算器102之中，來自對應於同位檢查矩陣之列的檢查節點之信息D102(信息uj )係一個接一個地自輸入埠P102讀取，以供應至ALU(算術及邏輯單元)151及FIFO記憶體155；而且，在可變節點計算器102之中，接收資料D101係經由輸入埠P101而一個接一個地自接收值記憶體105讀取，以供應至ALU 157。
ALU 151將信息D102(信息uj )相加至儲存於暫存器152中之值D151，以積分該信息D102，且將所生成之積分值再儲存至暫存器152之內。應注意的是，當已積分來自同位檢查矩陣的一行上之所有邊緣的信息D102時，則設定暫存器152為0。
若在同位檢查矩陣之一行上的信息D102係一個接一個地讀取，且由積分一行之信息D102所獲得的積分值係儲存於暫存器152之中時，亦即，若由積分來自同位檢查矩陣之一行上的所有邊緣之信息D102(信息uj )所獲得的積分值(Σuj ，自j=1至dv )係儲存於暫存器152之中時，選擇器153選擇儲存於該暫存器152中之值，亦即，由積分來自同位檢查矩陣之一行上的所有邊緣之信息D102(信息uj )所獲得的積分值D151(Σuj ，自j=1至dv )，且將所選擇的值儲存至暫存器154之內。
暫存器154供應所儲存之值D151至選擇器153及ALU 156，以做為值D152。直至正好在將藉由積分一行之信息D102所獲得的值儲存於暫存器152中之前的時間點，選擇器153選擇供應自暫存器154之值D152，且將所選擇的值再儲存至暫存器154之內；亦即，直至已將來自同位檢查矩陣之一行上的所有邊緣之信息D102(信息uj )均予以積分為止，暫存器154供應由最後積分所獲得的值至選擇器153及ALU 156。
另一方面，FIFO(先進先出)記憶體155延遲來自檢查節點之信息D102，直至新的值D152(Σuj ，自j=1至dv )自暫存器154輸出為止，且然後，將新的值D152供應至ALU 156，以做為值D153。該ALU 156自供應自暫存器154之值D152減去供應自FIFO記憶體155之值D153；更特定地，該ALU 156自同位檢查矩陣之一行上的所有邊緣之信息D102(信息uj )的積分值(Σuj ，自j=1至dv )減去來自邊緣之將獲得的信息uj ，以獲得經相減的值(Σuj ，自j=1至dv -1)，藉以供應獲得之經相減的值至ALU 157。
ALU 157相加來自輸入埠P101的接收資料D101與來自ALU 156之經相減的值(Σuj ，自j=1至dv -1)，且自輸出埠P103以輸出所生成之經相加的值，而做為信息D103(信息vj )。
如上述地，在可變節點計算器102之中，係執行方程式(1)之可變節點運算(vi =u0i +Σuj )，且自輸出埠P103以輸出所獲得為此運算之結果的信息(可變節點信息)vi 。
請參閱第11圖，顯示有第9圖中所示之一個接一個地執行檢查節點運算之檢查節點計算器103的典型組態。
檢查節點計算器103具有一輸入埠P111及一輸出埠P112，透過該輸入埠P111可自外部來供應(輸入)信息(資料)以及透過該輸出埠P112可將信息供應(輸出)至外部。藉由使用透過輸入埠P111所進入之信息，檢查節點計算器103執行方程式(7)之檢查節點的運算，而將所獲得為運算結果之信息自輸出埠P112輸出。
也就是說，自信息記憶體104所讀取的信息D104(可變節點信息vi )係供應至輸入埠P111。
在檢查節點計算器103之中，來自對應於同位檢查矩陣之行的可變節點之信息D104(信息vi )係一個接一個地自輸入埠P111讀取，且除了最大有效位元外之低階位元，亦即，信息D104的絕對值D122(∣vi ∣)係供應至LUT 121，以及最大有效位元，亦即，信息D104之正負號位元(表示正或負)D121係供應至EXOR(斥或)電路129及FIFO記憶體133。
該LUT 121以進入於LUT 121中之值係自變數x而在方程式(7)的檢查節點運算中輸出非線性函數Φ(X)之運算結果；更特定地，LUT 121讀取由針對絕對值D122(∣vi ∣)之供應而運算非線性函數Φ(∣vi ∣)所獲得的運算結果D123(Φ(∣vi ∣))，且將此運算結果供應至ALU 122及FIFO記憶體127。
ALU 122將運算結果D123(Φ(∣vi ∣))相加至儲存於暫存器123中之值D124，以積分該運算結果D123(Φ(∣vi ∣))，且將所獲得為此積分之結果的積分值再儲存至暫存器123之內。應注意的是，當已積分來自同位檢查矩陣的一列上之所有邊緣的信息D104之絕對值D122(∣vi ∣)的運算結果D123(Φ(∣vi ∣))時，則重設暫存器123為0。
當已一個接一個地讀取同位檢查矩陣之一列上的信息D104，且將積分一列之運算結果D123所獲得的積分值儲存於暫存器123之中時，則選擇器124選擇儲存於該暫存器123中之值，亦即，具有所積分之來自同位檢查矩陣之一列上的所有邊緣之信息D104(信息vi )所獲得之Φ(|vi |)的積分值D124(ΣΦ(∣vi ∣)，自i=1至dc )，且然後將所選擇的積分值D124儲存至暫存器125之內，以做為值D125。該暫存器125供應所儲存之值D125至選擇器124及ALU 126，以做為值D126。
直至正好在將藉由磧分一列之運算結果D123所獲得的積分值儲存於暫存器123中之前的時間點，選擇器124選擇供應自暫存器125之值D126，且將此值再儲存至暫存器125之內：亦即，直至已將來目同位檢查矩陣之一列上的所有邊緣之信息D104(信息vi )均予以積分為止，暫存器125才供應最後所積分之Φ(|vi |)的積分值至選擇器124及ALU 126。
另一方面，FIFO記憶體127延遲輸出自LUT 121之運算結果D123(Φ(|vi |))，直到新的值D126(ΣΦ(|vi |)，自j=l至dc )自暫存器125輸出為止，且然後，將新的值D126供應至ALU 126，以做為值D172。該ALU 126自供應自暫存器125之值D126減去供應自FIFO記憶體127之值D127，且將相減結果供應至LUT 128，以做為經相減的值D128。更特定地，該ALU 126自同位檢查矩陣之一列上的所有邊緣之信息D104(信息vi )的Φ(|vi |)之積分值(ΣΦ(|vi |)，自j=1至dc )減去來目邊緣之將獲得的信息(具有i=dc 之信息vi )之所獲得的Φ(|vi |)，藉以供應獲得之經相減的值(ΣΦ(|vi |)，自i=1至dc -1)至LUT 128，以做為經相減的值D128。
該LUT 128以進入於LUT 128中之值係自變數X而在方程式(7)的檢查節點運算中輸出非線性函數Φ(X)之反函數Φ-1 (X)的運算結果；更特定地，該LUT 128輸出由運算反函數Φ-1 (ΣΦ(∣vi ∣)於供應自ALU 126之經相減的值D128(ΣΦ(∣vi ∣)，自i=1至dc -1)之上所獲得的運算結果D129(Φ-1 (ΣΦ(∣vi ∣)))。
應注意的是，如上述地，因為針對相同的自變數之非線性的函數Φ(X)的運算結果與反函數Φ-1 (X)的運算結果係相等，所以LUT 121及LUT 128具有相同的組態。
與上述處理同時地，EXOR電路129執行斥或運算於暫存器130中所儲存的值D131與正負號位元D121之間，以執行乘法於信息D104的正負號位元之間，而再儲存乘法結果於暫存器130之中。應注意的是，當已將來自同位檢測矩陣之一列上的所有邊緣之信息D104的正負號位元D121相乘時，則重設暫存器130。
當已將藉由相乘來自同位檢查矩陣之一列上的所有邊緣之信息D104的正負號位元D121所獲得之運算結果D130(Πsign(vi )，自i=1至dc )儲存於暫存器130之中時，選擇器131選擇儲存於該暫存器130中之值，亦即，藉由相乘來自同位檢查矩陣之一列上的所有邊緣之信息D104的正負號位元D121所獲得之值D131(Πsign(vi )，自i=1至dc )，且將所選擇的值儲存至暫存器132之內，以做為值D132。該暫存器132供應所儲存之值D132至選擇器131及EXOR電路134，以做為值D133。
直至正好在將藉由相乘來自同位檢查矩陣之一列上的所有邊緣之信息D104的正負號位元D121所獲得的乘法結果D130(Πsign(vi )，自i=1至dc )儲存於暫存器130中之前的時間點，選擇器131選擇供應自暫存器132之值D133，且將此值再儲存於暫存器132之中；亦即，直至已將來自同位檢查矩陣之一列上的所有邊緣之信息D104的正負號位元D121均予以相乘為止，暫存器132才供應最後所儲存之值至選擇器131及EXOR電路134。
另一方面，FIFO記憶體133延遲該正負號位元D121，直至新的值D133(Πsign(vi )，自i=1至dc )自暫存器132供應至EXOR電路134為止，且然後，供應所延遲的位元至EXOR電路134，以做為1位元之值D134。該EXOR電路134執行斥或運算於供應自暫存器132的值D133與供應自FIFO記憶體133的值D134之間，以將值D133除以值D134，而輸出相除的結果來做為D135。也就是說，EXOR電路134將來自同位檢查矩陣之一列上的所有邊緣之信息D104的正負號位元D121(sign(vi ))之相乘值除以來自將獲得之邊緣的信息D104之正負號位元D121(sign(vi ))，而輸出所相除之值(Πsign(vi )，自i=1至dc -1)，以做為經相除的值D135。
然後，自輸出埠P112輸出具有自LUT 128所輸出之係最小有效位元的運算結果D129及自EXOR電路134所輸出之係最大有效位元(正負號位元)之經相除的值D135之位元串，以做為信息D105(信息uj )。
如上述，在檢查節點計算器103之中，係執行方程式(7)的運算，以獲得信息(檢查節點信息)uj 。
應注意的是，雖然並未顯示，但在第9圖中所示的解碼裝置之中，方程式(5)之運算係在最終之解碼階段執行以取代方程式(1)之可變節點運算(例如，其係可變節點運算之最後所執行的可變節點運算，及其係執行預定之重複解碼數N的檢查節點運算，此運算之結果係輸出為最終的解碼結果)。
依據第9圖中所示之解碼裝置，可解碼各式各樣之同位檢查矩陣的LDPC碼，只要信息記憶體104(第9圖)，可變節點計算器102之FIFO記憶體155(第10圖)，以及檢查節點計算器103之FIFO記憶體127及FIFO記憶體133(第11圖)具有足夠大的尺寸以供應解碼用即可。
若解碼係由重複地使用第9圖中所示之解碼裝置所作成時，檢查節點計算及可變節點計算需予以交變地執行，以致需要兩倍信息數目之時脈數以供解碼之一運算用；然而，在具有同位檢查矩陣結構之LDPC碼的情況中，提供P節點計算器可由1/P的時脈數以執行解碼。
下文將敘述組構以解碼LDPC碼之解碼裝置，該LDPC碼具有用於與建構矩陣之各個LDPC並聯地執行節點運算之結構；應注意的是，下文中將稱此運算為部分並聯解碼。
接受該部分並聯解碼之LDPC碼可以以由二或更多個構成物矩陣之組合所組成的矩陣而表示，該構成物矩陣包含：P×P單元矩陣；具有一或更多個1之矩陣，而該等1係單元矩陣為0之分量(下文中將適當地稱為準單元矩陣)；藉由循環地移位單元矩陣或準單元矩陣所獲得之矩陣(下文中將適當地稱為移位矩陣)；二或更多個(複數個)單元矩陣，準單元矩陣，及移位矩陣之和(下文中將適當地稱為加和矩陣)；以及P×P 0矩陣。應注意的是，具有上述結構之同位檢查矩陣稱為P×P結構之同位檢查矩陣，且以該P×P結構之同位檢查矩陣所表示的LDPC碼稱為“P碼”。
在P碼的解碼中，P檢查節點運算及P可變節點運算可同時地執行。
例如，請參閱第12圖，顯示有具備P=6之P×P結構之同位檢查矩陣H的實例。更特定地，第12圖中所示之同位檢查矩陣H表示由二或更多個構成物矩陣之組合所組成的矩陣之一實例，該等構成物矩陣係6×6單元矩陣，6×6準單元矩陣，6×6移位矩陣，6×6加和矩陣，及6×6 0矩陣。應注意的是，此碼具有2/3的編碼比以及碼長度108。
進一步地，下文將敘述該部分並聯解碼成為其中可由一電路以交變地處理檢查節點運算及可變節點運算二者，而取代使用個別的可變節點計算器及檢查節點計算器來處理的實例。
請參閱第13圖，顯示有藉由使用六個節點計算器來執行部分並聯解碼於“P=6碼”解碼中之解碼裝置的典型組態。在第13圖之此實例中所假定的是，將解碼上述第12圖中所示碼成為“P=6碼”。
第13圖中所示之解碼裝置具有接收值記憶體200，信息記憶體201，包含P=6節點計算器210-1至210-6的信息計算區塊202，控制區塊203，移位區塊204，及解碼結果記憶體205。
應注意的是，在下文中，除非另有需要，否則將統稱節點計算器210-1至210-6為節點計算器210。
其係對數似然比值之接收資料(LDPC碼)D200係供應至儲存此資料D200的接收值記憶體200，而該對數似然比值表示藉由接收所傳送之LDPC碼所獲得的碼之0(或1)的可能性。
在可變節點運算時，接收值記憶體200依據供應自控制區塊203的控制信號讀取所儲存的接收資料，且供應該接收資料至信息計算區塊202的節點計算器210，以做為接收資料D201。
信息記憶體201在控制區塊203的控制下視需要地儲存或讀取信息資料。更特別地，該信息記憶體201適當地供應信息D202，D203至節點計算器210，且適當地儲存來自移位區塊204所供應的信息D205。該信息記憶體201係由二或更多個可獨立控制之記憶體所組構，以便同時讀取兩件信息資料。
信息計算區塊202的各個節點計算器210可由切換於可變節點運算與檢查節點運算之間，而執行處理。
更特定地，在可變節點運算時，例如該節點計算器210依據方程式(1)而藉由使用供應自信息記憶體201之信息D202，D203及供應自接收值記憶200之接收資料D201以執行可變節點運算，且供應獲得為此可變節點運算之結果的信息(可變節點信息)vi 至移位區塊204，以做為信息D204。
在檢查節點運算時，例如該節點計算器210依據方程式(7)而藉由使用供應自信息記憶體201之信息D202，D203以執行檢查節點運算，且供應信息(檢查節點信息)ui 至移位區塊204，以做為信息D204。
若信息D204供應自信息計算區塊202時，則指示例如有多少提供來源於第12圖中所示的同位檢查矩陣之中的單元矩陣係由對應於該信息D204之邊緣所循環移位的資訊會自控制區塊203供應至移位區塊204；根據所供應之該資訊，移位區塊204執行循環移位運算，以便分類信息D204，且將此運算的結果供應至信息記憶體201，以做為信息D205。
在第13圖之中，為了要並聯地運算每個構成物矩陣之六個可變節點，係配置P=6節點計算器210-1至210-6。例如，若每項接收資料之位元數目m係6時，則該構成物矩陣的尺寸變成6×6，以致接收值記憶體200係由例如每個字元36位元之RAM所組成；因為節點運算係針對各個構成物矩陣而並聯地執行，所以用於構成物矩陣之資料係同時地自接收值記憶體200傳送至節點計算器210-1至210-6。
請參閱第14圖，顯示有第13圖中所示之節點計算器210的典型組態，其交變地執行依據方程式(1)之可變節點運算及依據方程式(7)之檢查節點運算。
節點計算器210具有三個輸入埠P301，P302，P303以及兩個輸出埠P304，P305，信息(資料)係透過該等輸入埠而自外部供應，以及信息(資料)係透過該等輸出埠而輸出至外部。
更特定地，輸入埠P301係供應有讀取自第13圖中所示之接收值記憶體200的接收資料，輸入埠P302，P303係供應有分別讀取自信息記憶體201的信息D202，D203；將於稍後敘述之信息D321係透過輸出埠P304輸出，而供應至信息記憶體201，以做為輸出信息D204。在解碼的最後階段，將於稍後敘述之信息D308係透過輸出埠P305輸出，而供應至解碼結果記憶體205，以做為解碼結果。
第14圖中所示之節點計算器210具有選擇器301，311，316。若該等選擇器301，311，316選擇“v”側時，則第14圖中所示之節點計算器210執行可變節點運算；相反地，若該等選擇器選擇“c”側時，則第14圖中所示之節點計算器210執行檢查節點運算。
首先，將從執行用於可變節點運算之處理的觀點來敘述第14圖中所示之節點計算器210。
供應自信息記憶體201之來自對應於同位檢查矩陣的一行之檢查節點的信息D202透過輸入埠P302而一個接一個地輸入，以做為信息D301(信息uj )，且透過選擇器301而輸入於加法器302之中，以做為信息D306。在該加法器302之中，係將儲存於暫存器303中之資料D307相加至信息D306，且將所生成的相加值再儲存於暫存器303之中；因此，資料D307變成信息D301(信息uj )之積分值。
當已積分一行之信息D301(信息uj )時，則透過選擇器304以將所生成的積分值D307(Σuj ，自j=1至dv )儲存於暫存器305之中。
同時，再從信息記憶體201讀取與進入於埠P302中之信息D301(信息uj )相同的值，以做為信息D203，而透過輸入埠P303再輸入，以成為延遲輸入信息D302。
延遲輸入信息D302通過選擇器311，而在減法器312中自儲存於暫存器305中之積分信息D308減去，且將經相減的值D316(Σuj ，自j=1至dv -1)供應至加法器313。該加法器313亦透過輸入埠P301而供應有來自接收值記憶體200的接收資料D201(u0i )，以做為接收資料D300；在該加法器313之中，所供應之接收資料D300(u0i )係與經相減的值D316(Σuj ，自j=1至dv -1)相加，且所生成之相加值D317((Σuj )+u0i ，自j=1至dv -1)透過選擇器316而提供信息D321，此信息D321係輸出自輸出埠P304，以成為輸出信息D204，而供應至移位區塊204。
換言之，第14圖中所示之節點計算器210藉由將來自連接至可變節點之所有檢查節點的信息與接收資料的加和，減去來自將獲得之檢查節點的信息，而計算來到將獲得之邊緣的信息，以實現方程式(1)之運算。
下文將從執行用於檢查節點運算之處理的觀點來敘述第14圖中所示之節點計算器210。
將供應自信息記憶體201之來自對應於同位檢查矩陣的一列之可變節點的信息D202透過輸入埠P302而一個接一個地輸入，以做為信息D301(信息vi )，且將其絕對值D303(∣vi ∣)供應至LUT 300。
藉由使用進入於該處之中的值以做為自變數X，LUT 300在方程式(7)的檢查節點運算中輸出非線性函數Φ(X)的運算結果；更特定地，該LUT 300讀取由執行非線性函數Φ(∣vi ∣)於所供應的絕對值D303(∣vi ∣)上所獲得的運算結果D305(Φ(∣vi ∣))。
此運算結果D305(Φ(∣vi ∣))係透過選擇器301而輸入於加法器302之中，以做為信息D306。在該加法器302之中，係將儲存於暫存器303中之資料D307相加至此信息D306，且將所生成的相加值再儲存於暫存器303之中；因此，資料D307變成運算結果D305(Φ(∣vi ∣))之積分值。
當已積分一列之信息D301(信息vi )的運算結果D305(Φ(∣vi ∣))時，則所生成的積分值D307(Σuj，自i=1至dc )通過選擇器304而儲存於暫存器305之中。
再從信息記憶體201讀取與透過埠P302而進入之信息D301(信息vi )相同的值，以做為信息D203，而再透過輸入埠P303而輸入，以成為延遲輸入信息D302。
與LUT 300在輸入信息D301上之運算相似地，LUT 310執行非線性函數Φ(∣vi ∣)的運算於所供應之延遲輸入信息D302的絕對值D312(∣vi ∣)之上，且讀取其之運算結果D314(Φ(∣vi ∣))。
此運算結果(Φ(∣vi ∣))係透過選擇器311而輸入至減法器312中，以成為信息D315。
在減法器312之中，信息D315係自暫存器305中所儲存之積分信息D308減去，且所生成之經相減的值D316(ΣΦ(∣vi ∣)，自i=1至dc -1)被供應至LUT 314。
藉由使用進入於該處之中的值以做為自變數X，LUT 314在方程式(7)的檢查節點運算中輸出非線性函數Φ(X)之反函數Φ-1 (X)的運算結果；更特定地，該LUT 314輸出由執行反函數Φ-1 (ΣΦ(∣vi ∣))的運算於來自減法器312所供應之經相減的值D316(ΣΦ(vi ∣))上所獲得的運算結果D318(Φ-1 (ΣΦ(∣vi ∣)))。
與上述處理同時地，在EXOR電路306之中執行斥或運算於表示各個信息D301之正或負的正負號位元D304(sign(vi ))與暫存器307中所儲存的值D310之間，且將此運算的運算結果D309再儲存於暫存器307之中。
當已將一列之正負號位元積分於暫存器307之中時，所生成的積分值D310(Πsign(vi )，自i=1至dc )係透過選擇器308而儲存於暫存器309之中。
使用於積分之值D304(sign(vi ))係再輸入自輸入埠P303，以做為延遲輸入信息的正負號位元D313，而供應至EXOR電路315；然後，在該EXOR電路315之中執行斥或運算於此正負號位元D313與暫存器309中的積分值D311之間，且將運算結果，亦即，Πsign(vi )，自i=1至dc -1，輸出以成為正負號位元D319。
最終地，由相加此正負號位元D319至LUT 314之運算結果D318(Φ-1 (ΣΦ(∣vi ∣)))所獲得的值D320變成信息D321。此信息D321係自輸出埠P304輸出至移位區塊204，以做為輸出信息D204。
換言之，第14圖中所示之節點計算器210藉由將來自連接至檢查節點之所有可變節點的信息之加和，減去來自將獲得之可變節點的信息，而實現方程式(7)之運算。
而且，在第14圖中所示的節點計算器210之中，在解碼的最終階段時(例如，將於可變節點運算中之最後所執行的可變節點運算，及其係重複地執行預定之重複解碼數N的檢查節點運算)，係執行方程式(5)之運算以取代方程式(1)的可變節點運算，且其運算結果，亦即，來自暫存器305的輸出資料D308，係自輸出埠P305輸出，以成為解碼結果，而供應至解碼結果記憶體205。
同時，可變節點運算(方程式(1))及檢查節點運算(方程式(7)可由u’j =Φ(∣uj ∣)×sign(uj )所置換，而分別地重寫為以下之方程式(9)及方程式(10)。
[方程式9]
[方程式10]
應注意的是，Φ(X)=Φ-1 (X)。更特定地，在可變節點運算(方程式(9))及檢查節點運算(方程式(10))之各運算中，運算Φ(x)係執行於輸入資料的絕對值之上；因此，在檢查節點運算的情況中，絕對值被積分，且輸出信息可由分別所獲得的正負號來相乘所生成之積分值，而予以計算。另一方面，在可變節點運算的情況中，加法亦由包含正負號位元所執行，而將接收資料相加至其以提供輸出信息。
請參閱第15圖，顯示有第13圖中所示之節點計算器210的典型組態，其交變地執行依據方程式(9)之可變節點運算及依據方程式(10)之檢查節點運算。
節點計算器210具有三個輸入埠P601，P602，P603以及兩個輸出埠P604，P605，信息(資料)係透過該等輸入埠而自外部進入，以及信息(資料)係自該等輸出埠而供應(輸出)至外部。
更特定地，自第13圖中所示之接收值記憶體200所讀取的接收資料D201係供應至輸入埠P601，自信息記憶體201所讀取的信息D602，D603係供應至輸入埠P602，P603；接著，將於稍後敘述之信息D622係自輸出埠P604輸出，以成為輸出信息D204，而供應至信息記憶體201。在解碼的最終階段，將於稍後敘述之信息D609係自輸出埠P605輸出，而供應至解碼結果記憶體205。
第15圖中所示之節點計算器210具有選擇器601，611，615。若該等選擇器601，611，615選擇“v”側時，則第15圖中所示之節點計算器210執行可變節點運算；相反地，若該等選擇器601，611，615選擇“c”側時，則第15圖中所示之節點計算器210執行檢查節點運算。
首先，將從可變節點運算之執行的觀點來敘述第15圖中所示之節點計算器210。
供應自信息記憶體201之來自對應於同位檢查矩陣的一行之檢查節點的信息D202係透過輸入埠P602而一個接一個地輸入，以成為信息D601(信息u’j )。LUT 600以該信息之絕對值(∣u’j ∣)為自變數而執行Φ-1 (X)的運算，且透過選擇器601而供應值D606(信息uj )至加法器602，以做為值D607，該值D606係由以正負號位元D604(sign(uj))來乘以運算結果D605(|uj |)所獲得。此值D607係在加法器602之中相加至暫存器603中所儲存之資料D608，而再儲存於暫存器603之中；因此，資料D608變成信息D607(信息uj )的積分值。
當已積分一行之信息D607(信息uj )時，則透過選擇器604以將所生成的積分值D608(Σuj ，自j=1至dv )供應至暫存器605。
自信息記憶體201讀取與進入於埠P602中之信息D601(信息u’j )相同的值，以做為信息D203，而透過輸入埠P603再輸入，以成為延遲輸入信息D602。
該延遲輸入信息D602之運算Φ-1 (X)係由LUT 610以絕對值D613(|u’j |)為自變數X而予以執行，且由正負號位元D614(sign(uj ))來相乘其運算結果D615(|uj |)所獲得的值D616(信息uj )係透過選擇器611而供應至減法器612，以做為值D617。
在減法器612之中，上述值D617係自暫存器605中所儲存之積分信息D609來減去，且所生成之經相減的值D618(Σuj ，自j=1至dv -1)係供應至加法器613。該加法器613亦透過輸入埠P601而供應有來自接收值記憶體200的接收資料D201(u0i )，以做為接收資料D600；在該加法器613之中，接收資料D600(u0i )係相加至經相減的值D618(Σuj ，自j=1至dv -1)，且所生成的相加值((Σuj )+u0i ，自j=1至dv -1)透過選擇器615而變成信息D622，此信息D622係自輸出埠P604輸出，以成為輸出信息D204，而供應至移位區塊204。
換言之，第15圖中所示之節點計算器210藉由將來自連接至可變節點之所有檢查節點的信息與接收資料的加和，減去來自將獲得之檢查節點的信息，而計算來到將獲得之邊緣的信息，以實現方程式(9)之運算。
下文將從檢查節點運算之執行的觀點來敘述第15圖中所示之節點計算器210。
供應自信息記憶體201之來自對應於同位檢查矩陣的一列之可變節點的信息D202係透過輸入埠P602而一個接一個地輸入，以成為信息D601(信息vi )，且其絕對值(∣vi ∣)係供應至LUT 600。該LUT 600以此絕對值(∣vi ∣)為自變數x而執行運算Φ(x)，且透過選擇器601而供應其運算結果(Φ(∣vi ∣))至加法器602，以做為值D607。此值D607係在加法器602之中相加至暫存器603中所儲存之資料D608，而再儲存於暫存器603之中；因此，資料D608變成運算結果D607(Φ(∣vi ∣))的積分值。
當已積分一列之信息D601(信息vi )的運算結果D607時，則透過選擇器604以將積分值(ΣΦ(∣vi ∣)，自i=1至dc )儲存於暫存器605之中。
自信息記憶體201讀取與進入埠P602中之信息D601(信息vi )相同的值，以做為信息D203，而透過輸入埠P603再輸入，以成為延遲輸入信息D602。
與LUT 600在輸入信息D601上之運算相似地，LUT 610以絕對值D613(|vi |)為自變數x而執行Φ(X)的運算於延遲輸入信息D602之上，而讀出其運算結果D615(Φ(|vi |))。
此運算結果D615(Φ(|vi |))係透過選擇器611而輸入於減法器612中，以成為信息D617。
在減法器612中，信息D617係自暫存器605中所儲存之積分信息D609減去，且所生成之經相減的值D618(ΣΦ(|vi |)，自i=1至dc -1)輸出。
與上述處理同時地，斥或運算係由EXOR電路606執行於表示各個信息D601之正或負的正負號位元D604(sign(vi ))與暫存器607中所儲存的值D611之間，且其運算結果D610再儲存於暫存器607之中。
當已積分一列之正負號位元於暫存器607之中時，則所生成之積分值D611(Πsign(vi )，自i=1至dc )透過選擇器608而儲存於暫存器609之中。
使用於積分之值D604(sign(vi ))係再從輸入埠P603輸入至EXOR電路614之內，以做為該延遲輸入信息的正負號位元D614。斥或運算係由EXOR電路614執行於此正負號位元D614與暫存器609中的積分值之間，此運算之結果，亦即，Πsign(vi )，自i=1至dc -1，係輸出以成為正負號位元D620。
最後，藉由將此正負號位元D620相加至來自減法器612之經相減的值D618(ΣΦ(|vi |)，自i=1至dc -1)而所獲得的值D621透過選擇器615而變成信息D622。此信息D622係自輸出埠P604輸出為輸出信息D204，而供應至移位區塊204。
換言之，第15圖中所示之節點計算器210藉由將來自連接至檢查節點之所有可變節點的信息之加和，減去來自將獲得之可變節點的信息，而實現方程式(10)之運算。
而且，在第15圖中所示的節點計算器210之中，在解碼的最終階段時(例如，將於可變節點運算中之最後所執行的可變節點運算，及其係重複地執行預定之重複解碼數N的檢查節點運算)，依據與方程式(9)相似之由重寫方程式(5)所獲得之方程式的運算係執行以取代方程式(9)之可變節點運算，且此運算之結果，亦即，來自暫存器605的輸出資料D609，係自輸出埠P605輸出，以成為解碼結果，而供應至第13圖中所示之解碼結果記憶體205。
進一步地，可變節點運算(方程式(1))及檢查節點運算(方程式(7)可由置換v’i =Φ(|vi |)×sign(vi )，而分別地重寫為以下之方程式(12)及方程式(13)。應注意的是，為了要簡明與方程式(12)之比較，已由再重寫方程式(1)而獲得方程式(11)。
[方程式11]
[方程式12]
[方程式13]
在上述方程式中，Φ(X)=Φ-1 (X)，亦即，在可變節點運算(方程式(12))及檢查節點運算(方程式(13))之各運算中，Φ(X)之運算係執行於輸入資料的絕對值之上；因此，在檢查節點運算的情況中，輸出信息可由積分輸入資料的絕對值，執行Φ(X)的運算於積分的結果上，且然後，將此運算之結果乘以分別所獲得之正負號位元，而予以計算。另一方面，在可變節點運算的情況中，輸入資料亦包含正負號位元而積分，接收資料係相加至積分的結果，Φ(X)之運算係執行於其絕對值上，以及此運算之結果相乘以正負號位元，而提供輸出信息。
請參閱第16圖，顯示有第13圖中所示之節點計算器210的典型組態，其中依據方程式(12)之可變節點運算及依據方程式(13)之檢查節點運算係交變地執行。
節點計算器210具有三個輸入埠P701，P702，P703，其中信息(資料)係自外部進入，以及兩個輸出埠P704，P705，信息(資料)係自該等輸出埠而供應(輸出)至外部。
更特定地，自第13圖中所示之接收值記憶體200所讀取的接收資料D201，係供應至輸入埠P701，自信息記憶體201所讀取的信息D702和D703係分別地供應至輸入埠P702和P703；將於稍後敘述之信息D722係自輸出埠P704輸出，以成為輸出信息D204，而供應至信息記憶體201。在解碼的最終階段中，將於稍後敘述之信息D707係自輸出埠P705輸出，以成為解碼之結果，而供應至解碼結果記憶體205。
第16圖中所示之節點計算器210具有選擇器700，705，712，715。若該等選擇器700，705，712，715選擇“v”側時，則第16圖中所示之節點計算器210執行可變節點運算；相反地，若該等選擇器700，705，712，715選擇“c”側時，則第16圖中所示之節點計算器210執行檢查節點運算。
首先，將從可變節點運算之執行的觀點來敘述第16圖中所示之節點計算器210。
供應自信息記憶體201之來自對應於同位檢查矩陣的一行之檢查節點的信息D202係透過輸入埠P702而一個接一個地輸入，以成為信息D701(信息uj )，該信息D701係透過選擇器700而進入於加法器701中，而成為信息D705。在加法器701中，儲存於暫存器702中之資料D706係相加至信息D705，而再儲存於暫存器702之中；因此，資料D706變成信息D701(信息uj )的積分值。
當已積分一行之信息D701(信息uj )時，則所生成的積分值D706(Σuj ，自j=1至dv )係透過選擇器703而儲存於暫存器704之中。
自信息記憶體201再讀取與進入於埠P702中之信息D701(信息uj )相同的值，以做為信息D203，而透過輸入埠P703輸入，以成為延遲輸入信息D702。
延遲輸入信息D702通過選擇器705，而在減法器710之中自積分信息D707減去，且所生成之經相減的值D714(Σuj ，自j=1至dv -1)係供應至加法器711；同時，來自接收值記憶體200之接收資料D201(u0i )係透過輸入埠P701而供應至加法器711，以做為接收資料D700。因此，在該加法器711之中，接收資料D700(u0i )係相加至經相減的值D714(Σuj ，自j=1至dv -1)，且所生成之相加值(Σuj +u0i =vi ，自j=1至dv -1)的絕對值D716(∣vi ∣)透過選擇器712以變成絕對值D718(∣vi ∣)，而供應至LUT 713。在該LUT 713中，係以自變數X為該絕對值D718(∣vi ∣)而執行Φ(x)的運算，且輸出此運算之結果D719(Φ∣vi ∣)。
與上述處理同時地，來自加法器711之相加值D715(vi )的正負號位元D717(sign(vi ))透過選擇器715而變成正負號位元D721，此正負號位元D721乘以LUT 713的運算結果D719(Φ∣vi ∣)，而提供信息D722(Φ∣vi ∣×sign(vi ))。此信息D722係自輸出埠P704輸出，以成為輸出信號D204，而供應至移位區塊204。
換言之，第16圖中所示之節點計算器210藉由將來自連接至可變節點之所有檢查節點的信息與接收資料的加和，減去來自將獲得之檢查節點的信息，而計算來到將獲得之邊緣的信息，以實現方程式(12)之運算。
下文將從檢查節點運算之執行的觀點來敘述第16圖中所示之節點計算器210。
供應自信息記憶體201之來自對應於同位檢查矩陣的一列之可變節點的信息D202係透過輸入埠P702而一個接一個地輸入，以成為信息D701(信息v’i )，且其絕對值D703(∣v’i ∣)係透過選擇器700而輸入於加法器701之中，以成為絕對值D705。在該加法器701之中，暫存器702中所儲存的資料D706係相加至此絕對值D705，而再儲存於暫存器702之中；因此，資料D706變成絕對值D703(∣v’i ∣)的積分值。
當已積分一列之信息D701(信息v’i )的絕對值D703(∣v’i ∣)時，則透過選擇器703以將所生成的積分值D706(Σ∣v’i ∣，自i=1至dc )儲存於暫存器704之中。
自信息記憶體201讀取與進入於埠P702中之信息D701(信息v’i )相同的值，以做為信息D203，而透過輸入埠P703再輸入，以成為延遲輸入信息D702。
延遲輸入信息D702的絕對值D711(｜v’i ｜)通過選擇器705，而在減法器710之中自儲存於暫存器704中的積分信息D707減去，且所生成之經相減的值D714(Σv’i ｜，自i=1至dc -1)係透過選擇器712而供應至LUT 713，以成為經相減的值D718。在該LUT 713之中，以經相減的值D718(Σ｜v’i ｜，自i=1至dc -1)為自變數X而執行Φ-1 (X)的運算，且讀取運算結果D719(Φ-1 (Σ｜v’i ｜，自i=1至dc -1))。
與上述處理同時地，斥或運算係以EXOR電路706而執行於表示各個信息D701之正或負的正負號位元D704(sign(v’i ))與暫存器707中所儲存的值D709之間，且其運算結果D708係再儲存於暫存器707之中。
當已積分一列之正負號位元於暫存器707之中時，則所生成之積分值D709(Πsign(v’i )，自i=1至dc )透過選擇器708而儲存於暫存器709之中。
使用於積分之值D704(sign(v’i ))係再從輸入埠P703輸入至EXOR電路714之內，以做為該延遲輸入信息的正負號位元D712。斥或運算係由EXOR電路714執行於此正負號位元D712與暫存器709中的積分值D710之間，此運算之結果，亦即，Πsign(v’i )，自i=1至dc -1，係輸出以成為正負號位元D720；此正負號位元D720透過選擇器715而變成正負號位元D721。
最後，藉由將此正負號位元D721相加至運算結果D719(Φ-1 (Σ|v’i |，自i=1至dc -1)而獲得的值提供信息D722，此信息D722係透過輸出埠P704輸出，以成為輸出信息D204，而供應至解碼結果記憶體205。
換言之，第16圖中所示之節點計算器210藉由將來自連接至檢查節點之所有可變節點的信息之加和，減去來自將獲得之可變節點的信息，而實現方程式(13)之運算。
而且，在第16圖中所示的節點計算器210之中，在解碼的最終階段時(例如，將於可變節點運算中之最後所執行的可變節點運算，及其係重複地執行預定之重複解碼數N的檢查節點運算)，依據與方程式(12)相似之由重寫方程式(5)所獲得之方程式的運算係執行以取代方程式(12)之可變節點運算，且此運算之結果，亦即，來自暫存器704的輸出資料D707係自輸出埠P705輸出，以成為解碼結果，而供應至第13圖中所示之解碼結果記憶體205。
近來，其中LDPC編碼之資料信號以及TMCC(傳送及多工化組態控制)信號係以多工化的方式而傳送之系統的研究及發展正執行著；然而，目前僅少數適合於此等系統之接收裝置係可用。
因此，本發明提出與先前技術之方法及裝置相關聯的上述及其他問題，且由提供可應用到其中LDPC編碼之資料信號以及TMCC信號係以多工化的方式而傳送之系統的接收裝置，以解決該等所提出之問題。
依據本發明之一實施例，提供有一種第一接收裝置，係組構以若當多工化時，由使用用以界定LDPC(低密度同位檢查)碼之預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號二者，且解碼所接收之該資料信號及所接收之該傳送控制信號。上述之第一接收裝置具有LDPC解碼器，係組構以解碼該資料信號及該傳送控制信號二者；資料信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該資料信號，及傳送控制信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該傳送控制信號；以及控制器，係組構以選擇保持於該資料信號輸入緩衝器之中的該資料信號，及保持於該傳送控制信號輸入緩衝器之中的該傳送控制信號的其中之一，以做為接受解碼的信號，且傳送所選擇之該信號至該LDPC解碼器，以使該LDPC解碼器解碼所接受解碼之該信號。
在上述之第一接收裝置中，該傳送控制信號之所接收的值係以當與該資料信號相較時之量子化位元的數目所還原，且所生成的值係保持於該傳送控制信號輸入緩衝器之中。
在上述之第一接收裝置中，該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號傳送至該接收裝置做為信號而該已知之信號被刪除，以及該傳送控制信號係添加有一值，該值表示的是，相對於由該接收裝置所接收之該信號，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則1之機率係1，所生成的該傳送控制信號係保持於該傳送控制信號輸入緩衝器之中。
在上述之第一接收裝置中，該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號傳送至該接收裝置做為信號而該已知之信號被刪除，所傳送之信號係由接收裝置所接收，而保持於傳送控制信號輸入緩衝器之中，且若將該傳送控制信號選擇以做為接受解碼之信號，則傳送由添加一值至保持於該傳送控制信號輸入緩衝器之中的該信號所獲得的信號至LDPC解碼器，以做為傳送控制信號，該值表示的是，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則變成1的機率係1。
在上述之第一接收裝置中，該傳送控制信號係LDPC編碼有一已知之信號的串列，該已知之信號係添加至預定的控制資訊，且該LDPC解碼器以鏈接至該已知之信號的一位元之邊緣的信息來操縱該已知之信號以成為一值，而解碼傳送控制信號，該值表示的是，若已知之信號係0時，則變成0的機率係1，且若已知之信號係1時，則1的機率係1。
在上述之第一接收裝置中，該傳送控制信號具有其中所有的該等已知之信號係由0所組成的形式，且該LDPC解碼器以該已知之信號來解碼傳送控制信號，而省略鏈接至已知之信號的一位元之邊緣的可變節點及檢查節點之一的運算。
在上述之第一接收裝置中，該控制器執行控制，使得LDPC解碼器在一時間週期之期間來解碼傳送控制信號，其中該傳送控制信號的解碼係執行於資料信號之第一資料信號的解碼完成之後，且在第二資料信號的解碼之前。
在上述之第一接收裝置中，資料信號及傳送控制信號係在用於傳送的預定單元中彼此多工化，以及該控制器執行控制，使得當接收裝置已接收到至少以第一資料信號，第二資料信號，及傳送控制信號多工化之預定單元時，該LDPC解碼器解碼傳送控制信號於第二資料信號之前。
在上述之第一接收裝置中，該控制器執行控制，使得若資料信號之第一資料信號的解碼係成功時，該LDPC解碼器解碼傳送控制信號於第一資料信號的解碼完成之後，且在第二資料信號的解碼開始之前的一週期期間。
在上述之第一接收裝置中，係控制器使該LDPC解碼器解碼傳送控制信號於該傳送控制信號的接收完成之前，以及該LDPC解碼器藉由將該傳送控制信號之未接收的位元設定為一值而解碼該傳送控制信號，該值表示的是，變成0之機率及變成1之機率係0.5。
在上述之第一接收裝置中，該LDPC解碼器決定的是，若由解碼該傳送控制信號所獲得之序列係並未使用於其中傳送該傳送控制信號於該處的系統中之值時，則該解碼已失敗。
依據本發明之另一實施例，提供有對應於上述之第一接收裝置的一種第一接收方法及一種第一程式。
在上述之第一接收裝置，接收方法，及程式中，若當彼此多工化時，由使用用以界定LDPC(低密度同位檢查)碼之預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同之同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收且解碼該等信號二者。上述之第一接收裝置具有LDPC解碼器，係組構以解碼該資料信號及該傳送控制信號二者；以及資料信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之資料信號，及傳送控制信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之傳送控制信號。在此組態中，係執行以下的處理，亦即，選擇保持於該資料信號輸入緩衝器之中的資料信號，及保持於該傳送控制信號輸入緩衝器之中的傳送控制信號之其中之一，以做為接受解碼的信號，且傳送所選擇之信號至LDPC解碼器而解碼。
依據本發明之仍一實施例，提供有一種第二接收裝置，係組構以若當多工化時，由使用用以界定LDPC(低密度同位檢查)碼之預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號二者，且解碼所接收之該資料信號及所接收之該傳送控制信號。此第二接收裝置具有資料信號LDPC解碼器，係專用於該資料信號的解碼；以及傳送控制信號LDPC解碼器，係專用於該傳送控制信號的解碼。
在上述之第二接收裝置中，該資料信號LDPC解碼器及該傳送控制信號LDPC解碼器係組構以成為實質相同的解碼器。
在上述之第二接收裝置中，該傳送控制信號LDPC解碼器係組構以成為硬判決解碼器。
在上述之第二接收裝置中，該傳送控制信號LDPC解碼器係組構以便串聯地執行可變節點及檢查節點之運算，以供每一位元用。
上述之第二接收裝置進一步具有傳送控制信號輸入緩衝器，其係配置於該傳送控制信號LDPC解碼器之前，且保持所接收之傳送控制信號。
在上述之第二接收裝置中，該傳送控制信號之所接收的值係以當與該資料信號相較時之量子化位元的數目所還原，且所生成之所接收的值係保持於該傳送控制信號輸入緩衝器之中。
在上述之第二接收裝置中，該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號傳送至該接收裝置做為信號而該已知之信號被刪除，以及該傳送控制信號係添加有一值，該值表示的是，相對於由該接收裝置所接收之信號，若已知之信號係0時，則變成0的機率係1，且若已知之信號係1時，則1的機率係1，所生成的傳送控制信號係保持於該傳送控制信號輸入緩衝器之中。
在上述之第二接收裝置中，該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號傳送至該接收裝置做為信號而該已知之信號被刪除，所傳送之信號係由接收裝置所接收，而保持於傳送控制信號輸入緩衝器之中，且若將該傳送控制信號選擇以做為接受解碼之信號，則傳送由添加一值至保持於該傳送控制信號輸入緩衝器之中的該信號所獲得的信號至該傳送控制信號LDPC解碼器，以做為傳送控制信號，該值表示的是，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則1的機率係1。
在上述之第二接收裝置中，該傳送控制信號係LDPC編碼有一已知之信號的串列，該已知之信號係添加至預定的控制資訊，以及該傳送控制信號LDPC解碼器以鏈接至該已知之信號的一位元之邊緣的信息來操縱該已知之信號以成為一值，而解碼該傳送控制信號，該值表示的是，若已知之信號係0時，則變成0的機率係1，且若已知之信號係1時，則1的機率係1。
在上述之第二接收裝置中，該傳送控制信號具有其中所有之該等已知之信號係由0所組成的形式，且該傳送控制信號LDPC解碼器以該已知之信號來解碼傳送控制信號，而省略鏈接至該已知之信號的一位元之邊緣的可變節點及檢查節點之一的運算。
在上述之第二接收裝置中，該傳送控制信號LDPC解碼器起始該傳送控制信號之解碼於該傳送控制信號的接收完成之前，以及該傳送控制信號LDPC解碼器藉由將傳送控制信號之未接收的位元設定為一值而解碼該傳送控制信號，該值表示的是，變成0之機率及變成1之機率係0.5。
在上述之第二接收裝置中，該傳送控制信號LDPC解碼器決定的是，若由解碼該傳送控制信號所獲得之序列係並未使用於其中傳送該傳送控制信號於該處的系統中之值時，則該解碼已失敗。
依據本發明之又一實施例，提供有對應於上述之第二接收裝置的一種第二接收方法及一種第二程式。
在依據本發明實施例之第二接收裝置、接收方法、及程式中，若當彼此多工化時，由使用用以界定LDPC碼之預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同之同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收且解碼該等信號二者。
依據本發明之不同的實施例，提供有一種第三接收裝置，係組構以接收及解碼LDPC(低密度同位檢查)碼，此第三接收裝置具有分離器，係組構以若由使用用以界定該LDPC碼之預定的同位檢查矩陣所LDPC編碼之第一信號，及由使用其係與該預定的同位檢查矩陣相同或不同的同位檢查矩陣所LDPC編碼之第二信號到達而彼此多工化時，自該第二信號來分離該第一信號；以及LDPC解碼器，係組構以解碼由該分離器所彼此相互分離之該第一信號及該第二信號。
依據本發明之仍一不同的實施例，提供有對應於上述之第三接收裝置的一種第三接收方法及一種第三程式。
在依據本發明實施例之第三接收裝置、方法、及程式中；若當彼此多工化時，由使用用以界定LDPC碼之預定的同位檢查矩陣所LDPC編碼之第一信號，及由使用其係與該預定的同位檢查矩陣相同或不同之同位檢查矩陣所LDPC編碼之第二信號到達時，自第二信號來分離第一信號，且解碼所分離之第一信號及所分離之第二信號。
如上述且依據本發明之該等賃施例，可提供組構以接收LDPC碼且解碼所接收之LDPC碼的接收裝置；尤其，如與先前技藝之接收裝置相比較，本發明可縮小該等接收裝置的電路標度，而維持接收之裝置的解碼性能。
將參照附圖而藉由實例以更詳細地敘述此發明，此處所描述之本發明及其實施例具有以下的相關性，在此之說明打算確定的是，支援本文所敘述之發明的實施例係描述於此；因此，若存在有任一賃施例，雖然被描述於較佳實施例的說明中，但並未在此敘述為對應於本發明時，並不表示此一實施例未對應於本發明，相反地，若任一實施例係在此敘述為對應於本發明時，並不表示此一實施例未對應於除了本發明之外的其他發明。
進一步地，在此之說明並不表示本文所描述的全部發明；換言之，本文所敘述且並未主張專利範圍於本文之任一發明的存在將不否定可申請為分割申請案，可顯現為修正之結果，或在未來可添加至此之任何發明的存在。
第一接收裝置(例如第19圖中所示之LDPC解碼裝置804)係組構以若當彼此多工化時，由使用用以界定LDPC(低密度同位檢查)碼之預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的同位檢查矩陣所LDPC編碼之傳送控制信號到達時(例如若當以第17圖中所示之格式而彼此多工化時，其係資料信號之一實例的資料及其係傳送控制信號之一實例的TMCC到達時)，接收該等信號二者且解碼所接收之資料信號及所接收之傳送控制信號。上述之第一接收裝置具有LDPC解碼器(例如第21圖中所示之LDPC解碼部1504)，係組構以解碼資料信號及傳送控制信號二者；資料信號輸入緩衝器(例如第21圖中所示之資料信號輸入緩衝器1502D)，係配置於該LDPC解碼器之前且組構以保持所接收之資料信號，及傳送控制信號輸入緩衝器(例如第21圖中所示之TMCC信號輸入緩衝器1502T)，係配置於該LDPC解碼器之前且組構以保持所接收之傳送控制信號；以及控制器(例如第21圖中所示之控制部1506)，係組構以選擇保持於資料信號輸入緩衝器之中的資料信號，及保持於傳送控制信號輸入緩衝器之中的傳送控制信號的其中之一，以做為接受解碼的信號，且傳送所選擇之信號至LDPC解碼器，以使該LDPC解碼器解碼所接受解碼之該信號。
第二接收裝置(例如第19圖中所示之LDPC解碼裝置804)係組構以若當彼此多工化時，由使用用以界定LDPC(低密度同位檢查)碼之預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的同位檢查矩陣所LDPC編碼之傳送控制信號到達時(例如若當以第17圖中所示之格式而彼此多工化時，其係資料信號之一實例的資料及其係傳送控制信號之一實例的TMCC到達時)，接收該等信號二者且解碼所接收之資料信號及所接收之傳送控制信號。此第二接收裝置具有資料信號LDPC解碼器，係專用於該資料信號的解碼；以及傳送控制信號LDPC解碼器，係專用於該傳送控制信號的解碼。
在上述之第二接收裝置中，該資料信號LDPC解碼器及該傳送控制信號LDPC解碼器係組構以成為實質相同的解碼器(例如在第21圖中所示的實例之中，係組構為LDPC解碼部1504)。
在上述之第二接收裝置中，該傳送控制信號LDPC解碼器係組構以成為硬判決解碼器(例如在第26圖中所示的實例之中，係組構為LDPC硬判決解碼區塊1906)。
在上述之第二接收裝置中，該傳送控制信號LDPC解碼器係組構以便串聯地執行可變節點及檢查節點之操作，以供每一位元用(例如在第27圖中所示的實例之中，係組構為TMCC信號LDPC解碼部2103T)。
第三接收裝置(例如第19圖中所示之LDPC解碼裝置804)係組構以接收及解碼LDPC(低密度同位檢查)碼。此第三接收裝置具有分離器(例如第21圖中所示之分離部1501)，係組構以若由使用用以界定LDPC碼之預定的同位檢查矩陣所LDPC編碼之第一信號，及由使用其係與該預定的同位檢查矩陣相同或不同之同位檢查矩陣所LDPC編碼的第二信號到達而彼此相互地多工化時(例如若當以第17圖中所示之格式而彼此多工化時，(其係第一信號之一實例的資料及其係第二信號之一實例的TMCC到達時)，自第二信號來分離第一信號；以及LDPC解碼器(例如第21圖中所示之LDPC解碼部1504)，係組構以解碼由該分離器所彼此相互分離之第一信號及第二信號。
此發明將參照附圖而藉由其賃施例以更詳細地加以說明。
本賃施例假定的是，將傳送至接收裝置的傳送信號係第17圖中所示的格式。
更特定地，如第17圖中所示地，除了資料信號之外，包含傳送參數之TMCC信號係由使用LDPC碼所編碼，且由分時多工化由該編碼所獲得的各個編碼之資料所獲得的信號被傳送至接收裝置，而成為傳送信號。
第17圖中所示之傳送信號的單元係“時槽”；伴隨地，信號#α(在第17圖中所示的實例之中，α係整數1至120)係使用來識別各個時槽。
一時槽係由交變地配置於Sync(同步)，Pilot(前導)之後的資料及TMCC所組成。在各個時槽中之資料儲存由分時所LDPC編碼之資料信號所獲得的資料(下文中稱為單元資料)；另一方面，TMCC儲存由分時所LDPC編碼之TMCC信號所獲得的單元資料。
在此情況中，如第17圖中所示地，資料信號之單元資料及TMCC信號之單元資料係交變地配置，以賃現分時多工化；然而，應注意的是，若LDPC編碼之資料信號係BPSK時，則用於資料信號之一LDPC碼係由5時槽所分時多工化，而用於TMCC信號之一LDPC碼係由120時槽所分時多工化。換言之，由分時多工化24 LDPC碼之資料信號及1 LDPC碼之TMCC信號所獲得的信號提供由第17圖中所示之時槽#1至時槽#120組成的傳送信號。
在傳送時的資料信號係由44880位元之碼長度所組構，而在傳送時的TMCC信號則由31680位元組構於第18圖的下方側；更特定地，如第18圖之上方側所示，在TMCC信號的LDPC編碼時，係0之具有1870位元的空資料(NULL)被添加至實資料(DATA)的開始，以及係0之具有11330位元的空資料(NULL)被添加至實資料(DATA)的末端，而提供將被LDPC編碼的資訊部分。應注意的是，因為空資料的傳送並非必要的，所以在第18圖之下方所示的資料，亦即，藉由刪除空資料於LDPC編碼之後所獲得的31680位元之資料傳送至解碼裝置以做為LDPC編碼之TMCC信號；而且，應注意的是，雖然資料信號可選擇二或更多的編碼比例及二或更多的調變方案，但TMCC資料係以使得例如若將已知之信號(空資料等)置入於資訊的長度之中時之編碼比例為1/2及調變方案為BPSK的編碼比例及調變方案來予以固定。
現請參閱第19圖，顯示有傳送系統的典型組態，藉其可傳送第17及18圖中所界定的傳送信號，亦即，具有分時多工化之資料信號及TMCC信號的傳送信號。
在第19圖中所示的傳送系統之中，LDPC編碼裝置801及調變裝置802係配置以成為傳送側之裝置。
LDPC編碼裝置801係組構以包含TMCC信號編碼部811，資料信號編碼部812，及選擇器813。因為例如該LDPC編碼裝置801亦具有諸如控制部之並未顯示於第19圖中的部，所以該LDPC編碼裝置801“係組構以包含…”。
TMCC信號編碼部811執行LDPC編碼於TMCC信號資訊部之上，以產生具有第18圖之下方所示之上述結構的LDPC信號，亦即，31680位元的LDPC信號，而輸出產生之信號至選擇器813。應注意的是，在進入至TMCC信號編碼部811之內的輸入階段之TMCC信號資訊部可具有包含空資料之第18圖的上方所示之結構或無需具有空資料之僅具有實資料的結構。在後者之中，TMCC信號編碼部811可依據第18圖的上方所示之結構而添加空資料，且然後執行LDPC編碼於所生成之信號。
另一方面，資料信號編碼部812執行LDPC編碼於資料信號資訊部之上，以產生44880位元的LDPC信號，而輸出產生之信號至選擇器813。
在未顯示之控制部的控制下，選擇器813適當地切換於輸入與輸出之間，以實現分時多工化於LDPC編碼的資料信號與LDPC編碼的TMCC信號之間。更特定地，具有第17圖中所示之格式的傳送信號係自LDPC編碼裝置801輸出而由調變裝置802所調變，且調變之信號係沿著傳送路徑添加有雜訊而傳送至接收側。
在用以接收此一傳送信號之接收側上的裝置，亦即，應用本發明之接收裝置包含解調變裝置803及LDPC解碼裝置804。
更特定地，由調變裝置802所調變的傳送信號係由解調變裝置803所解調變，而以第17圖中所示之上述形式來供應至LDPC解碼裝置804。
如上述，該解調變裝置803可為相關技藝之解調變裝置，而無需改變。
至少成為應用本發明之接收裝置的一部分之LDPC解碼裝置804解碼供應自解調變裝置803的傳送信號，及輸出所生成之解碼的信號。
供應至LDPC解碼裝置804之傳送信號係具有第17圖中所示之形式的傳送信號，亦即，具有多工化之LDPC編碼的資料信號及TMCC信號之傳送信號。
因此，LDPC解碼裝置804分離LDPC編碼之資料信號和LDPC編碼之TMCC信號，且分別地解碼所分離的該等信號，而輸出解碼之資料信號及解碼之TMCC信號。
換言之，針對LDPC解碼裝置804而言，僅具有解碼LDPC編碼之資料信號及LDPC編碼之TMCC信號的能力係足夠的，且該LDPC解碼裝置804之組態本身並未特別受限於任一方式。更特定地，LDPC解碼裝置804可採取各式各樣的賃施例，下文特定地敘述該LDPC解碼裝置804的一些實施例之各個。
請參閱第20圖，顯示有實施以成為本發明之一賃施例的LDPC解碼裝置804之典型組態。
第20圖中所示之LDPC解碼裝置804具有分離部901，資料信號輸入緩衝器902D，TMCC信號輸入緩衝器902T，資料信號LDPC解碼部903D，TMCC信號LDPC解碼部903T，選擇器904，及控制部905。
基本上，資料信號LDPC解碼部903D及TMCC信號LDPC編碼部903T各具有與第13圖中所示之解碼裝置相同的功能和組態。“基本上”表示的是，在第13圖中所示的解碼裝置之中，係解碼“P=6碼”，而在第20圖中所示的LDPC解碼裝置804之中，係解碼其中在該處之P係任一整數的“P碼”。此外，在第20圖中所示的實例之中，並未結合控制部；取代的是，外部地配置控制部905。
更特定地，第20圖中所示之資料信號LDPC解碼部903D具有資料信號接收值記憶體1200D，資料信號信息記憶體1201D，包含P節點計算器1210D-1至 1210D-P的信息計算區塊1202D，移位區塊1204D，及解碼結果記憶體1205D。
同樣地，TMCC信號LDPC解碼部903T具有TMCC信號接收值記憶體1200T，TMCC信號信息記憶體1201T，包含P節點計算器1210T-1至1210T-P的信息計算區塊1202T，移位區塊1204T，及解碼結果記憶體1205T。
下文將敘述LDPC解碼裝置804的操作。
也就是說，將具有第17圖中所示之形式的傳送信號(在解調變之後)供應至LDPC解碼裝置804之分離部901；當接收到此傳送信號時，該分離部901將所接收之信號分離為LDPC編碼之資料信號(Data)及LDPC編碼之TMCC信號(TMCC)，而供應LDPC編碼之資料信號至資料信號輸入緩衝器902D，及LDPC編碼之TMCC信號至TMCC信號輸入緩衝器902T以做為接收值。
一旦保持於資料信號輸入緩衝器902D之中，各個接收值會持續保持於該資料信號輸入緩衝器902D之中，直至在前一時槽中所進入之資料信號被轉移至資料信號LDPC解碼部903D之資料信號接收值記憶體1200D而完成解碼為止。
資料信號LDPC解碼部903D解碼LDPC編碼之資料信號，且將解碼的結果，亦即，資料信號供應至選擇器904。應注意的是，該解碼處理之本身係與第13圖中所示之解碼裝置的處理實質地相同，除了P的改變機率之外，所以將在下文略過該解碼處理的說明。
與LDPC編碼之資料信號的上述解碼處理完全相同的處理係執行於TMCC信號輸入緩衝器902T及TMCC信號LDPC解碼部903T二者之中，且解碼之結果，亦即，TMCC信號係供應至選擇器904。
輸出自資料信號LDPC解碼部903D之資料信號或輸出自TMCC信號LDPC解碼部903T之TMCC信號係透過選擇器904而向外地輸出，以做為最終的解碼結果。
應注意的是，整個LDPC解碼裝置804之上述操作係由控制部905所控制。
如上述，除了資料信號LDPC解碼部903D之外，第20圖中所示的LDPC解碼裝置804具有TMCC信號LDPC解碼部903T。亦即，第20圖中所示的LDPC解碼裝置804具有相同組態的兩個LDPC解碼部。
因此，若使用第20圖中所示之組態以做為LDPC解碼裝置804時，例如與不包含TMCC信號解碼之相關技藝的解碼裝置相較地，電路標度會增加一個電路部，亦即，LDPC解碼部；因此，若存在有降低電路標度之需要時，例如可使用第21圖中所示之組態以做為LDPC解碼裝置804的組態。
也就是說，第21圖顯示實施為本發明之一實施例的LDPC解碼裝置804之典型組態，且因此，顯示與第20圖中所示之賃例不同的實例。
第21圖中所示的LDPC解碼裝置804具有分離部1501，資料信號輸入緩衝器1502D，TMCC信號輸入緩衝器1502T，選擇器1503，LDPC解碼部1504，及控制部1506。
LDPC解碼部1504具有接收值記憶體1700，信息記憶體1701，包含P節點計算器1710-1至1710-P的信息計算區塊1702，移位區塊1704，及解碼結果記憶體1705。
更特定地，LDPC解碼部1504具有與第20圖中所示之資料信號LDPC解碼部903D及TMCC信號LDPC解碼部903T實質相同的功能和組態；換言之，雖然第20圖中所示的LDPC解碼裝置804具有兩個LDPC解碼部，但在第21圖中所示的LDPC解碼裝置804僅具有一個LDPC解碼部。
下文描述將由第21圖中所示之LDPC解碼裝置804所執行的操作。
具有第17圖中所示之形式的傳送信號(在解調變之後)係供應至LDPC解碼裝置804之分離部1501，該分離部1501將所接收的信號分離以成為LDPC編碼之資料信號(Data)及LDPC編碼之TMCC信號(TMCC)，且供應LDPC編碼之資料信號至資料信號輸入緩衝器1502D及LDPC編碼之TMCC信號至TMCC信號輸入緩衝器1502T，以做為接收值。
更特定地，雖然LDPC編碼之資料信號係保持於資料信號輸入緩衝器1502D之中，以成為接收值，但另一方面，LDPC編碼之TMCC信號則保持於TMCC信號輸入緩衝器1502T之中，而成為接收值。
在控制部1506的控制下，選擇器1503將保持於資料信號輸入緩衝器1502D中之接收值(LDPC編碼之資料信號)，或保持於TMCC信號輸入緩衝器1502T中之接收值(LDPC編碼之TMCC信號)供應至LDPC解碼部1504。
該LDPC解碼部1504解碼來自選擇器之接收值且輸出所解碼之值。也就是說，若供應LDPC編碼之資料信號為接收值時，則輸出資料信號以做為解碼結果；相反地，若供應LDPC編碼之TMCC信號為接收值時，則輸出TMCC信號以做為解碼結果。
換言之，根據預定之排程，控制部1506將管理資料信號解碼時序及TMCC信號解碼時序。此排程的特定實例將參照第29至32圖而敘述於後。
更特定地，隨著資料信號的解碼時序，選擇器1503之輸入會在控制部1506的控制下切換至資料信號輸入緩衝器1502D；因此，接收值(LDPC編碼之資料信號)會經由選擇器1503而自資料信號輸入緩衝器1502D轉移至接收值記憶體1700，以解碼於LDPC解碼部1504之中。
當已解碼資料信號，且TMCC信號的解碼時序到達時，選擇器1503之輸入會在控制部1506的控制下切換至TMCC信號輸入緩衝器1502T；因此，接收值(LDPC編碼之TMCC信號)會經由選擇器1503而自TMCC信號輸入緩衝器1502T轉移至接收值記憶體1700，以解碼於LDPC解碼部1504之中。
如上述，若使用第21圖中所示的組態以做為LDPC解碼裝置804時，例如與第20圖中所示之組態相較地，可使電路標度減少一個LDPC解碼部；也就是說，除了輸入緩衝器之外，並不需要分離的電路以供資料信號之解碼及TMCC信號之解碼用，而是可由共用電路所處理，藉以降低電路標度。
進一步地，減少接收值之量子化位元的數目以成為LDPC編碼之TMCC信號可允許降低TMCC信號輸入緩衝器1502T的尺寸。例如，即使將已知之信號包含於資訊長度之中，各個LDPC編碼之TMCC信號亦具有1/2之低的編碼比，且因此，係以BPSK調變所傳送，以致使所需之CN遠小於LDPC編碼之資料信號所需之CN，因而，若減少接收值位元的數目時，可以以充分低之CN而成功地解碼。
然而，在從分離部1501進入到TMCC信號輸入緩衝器1502T中的階段，該LDPC編碼之TMCC信號具有每一碼31600位元，如第18圖之下方所示；相對地，在從分離部1501進入到資料信號輸入緩衝器1502D中的階段，該LDPC編碼之資料信號具有如上述之每一碼44880位元。
因此，若將資料信號及TMCC信號的解碼共同地執行於LDPC解碼部1504之中時，必須再轉換該LDPC編碼之TMCC信號成為第18圖之上方所示的結構。也就是說，必須添加相等於13200位元之空資料的值，而在LDPC編碼時插入至每一碼31600位元之結構以提供每一碼44880位元的結構，而供應轉換結果到LDPC解碼部1504。
因此，例如可使用具有第22圖中所示之結構的緩衝器以做為TMCC信號輸入緩衝器1502T；也就是說，第22圖中所示的TMCC信號輸入緩衝器1502T係由選擇器1801和輸入緩衝器記憶體1802所組成。
第22圖中所示之TMCC信號輸入緩衝器1502T操作如下，亦即，當LDPC編碼TMCC信號時所插入之空資料係供應至選擇器1801，而成為其中資料均為0之機率1。在從分離部1501進入到TMCC信號輸入緩衝器1502T中之階段的LDPC編碼之TMCC信號，亦即，具有第18圖的下方所示之每一碼31600位元之結構的信號亦供應至選擇器1801；因此，在控制部1506的控制之下，具有其中資料均為0之機率1的值係以對應於第18圖的上方所示之結構的空資料之時序而經由選擇器1801來供應至輸入緩衝器記憶體1802，來自分離部1501所輸出之接收值則以其他時序而經由選擇器1801來供應至輸入緩衝器記憶體1802。也就是說，具有其中當LDPC編碼TMCC信號時所插入之空資料係均為0之機率1的值係插入於輸入緩衝器記憶體1802之中，若以“0”之對數似然比值而表示此，則當安裝此於硬體上時，將提供值+∞，且該值+∞變成最大可行的值。
選擇性地，例如可使用具有第23圖中所示之結構的緩衝器以做為TMCC信號輸入緩衝器1502T，第23圖中所示的TMCC信號輸入緩衝器1502T具有輸入緩衝器1811和選擇器1812。
第23圖中所示之TMCC信號輸入緩衝器1502T操作如下，亦即，當LDPC編碼TMCC信號時所插入之空資料係供應至選擇器1812，而成為其中資料均為0之機率1。在從分離部1501進入到TMCC信號輸入緩衝器1502T中之階段的LDPC編碼之TMCC信號，亦即，具有第18圖的下方所示之每一碼31600位元之結構的信號係在供應至選擇器1812之前被緩衝於輸入緩衝器1811之中；因此，在控制部1506的控制之下，具有其中資料均為0之機率1的值係以對應於第18圖的上方所示之結構的空資料之時序而自選擇器1812輸出，緩衝於輸入緩衝器1811中的接收值則以其他時序而自選擇器1812輸出。也就是說，當編碼TMCC信號時所插入之空資料係在當轉移接收值至LDPC解碼部1504時以其中資料均為0之機率1而插入於接收值之中，若以“0”之對數似然比值來表示此，則當安裝此於硬體上時，將提供值+∞，且該值+8變成最大可行的值。
使用第22及23圖中之任一結構以做為TMCC信號輸入緩衝器1502T將使LDPC編碼之TMCC信號在從TMCC信號輸入緩衝器1502T輸出之階段，變成具有第18圖的上方所示之每一碼44880位元之結構的信號；亦即，每一碼之位元的數目係共同於資料信號及TMCC信號二者。因而，在第21圖中所示的選擇器1503之後的階段，亦即，LDPC解碼部1504亦可以以與資料信號之解碼相同之方式來解碼TMCC信號。
應注意的是，LDPC解碼部1504可以以第24及25圖中所示之技術來解碼LDPC編碼之TMCC信號(包含空位元)的空位元。
現請參閱第24圖，顯示有空位元解碼結果輸出技術。
更特定地，除了空位元之外的資料，方程式(5)之操作的結果係如第8圖中所示地輸出以成為最終解碼結果。
另一方面，針對空位元，其中資料係0的機率1係一直如第24圖中所示地輸出以成為解碼結果。若以“0”之對數似然比值而表示此，則當安裝此於硬體上時，將提供值+∞，且該值+∞變成最大可行的值。因此，若供應具有其中接收資料u0i 係0之機率1的值時，則LDPC解碼部1504決定此資料為空資料，且會一直輸出其中資料係0之機率1以成為最終解碼結果。也就是說，用以輸出空位元解碼結果之操作變得不必要。
請參閱第25圖，顯示有操作空位元可變節點之操作技術。
更特定地，除了空位元之外的資料，方程式(1)之可變節點操作係如第6圖中所示地執行。
另一方面，針對空位元，其中資料係0的機率1係一直如第25圖中所示地輸出。若以“0”之對數似然比值而表示此，則當安裝此於硬體上時，將提供值+∞，且該值+∞變成最大可行的值。因此，若在操作可變節點時供應具有其中接收資料u0i 係0之機率1的值時，則LDPC解碼部1504決定的是，此值係空資料，且會一直輸出其中資料係0之機率1。也就是說，用於空位元之可變節點操作變得不必要。
同時，因為空位元之接收值及鏈接至空位元之邊緣的信息採取具有其中資料一直為0之機率1的固定值，所以若將分離的LDPC解碼部(例如第20圖中所示之TMCC信號LDPC解碼部903T)配置用於TMCC信號時，可刪除該LDPC解碼部的接收值記憶體及信息記憶體。
在依據本發明之上述典型組態中，假定的是，各個TMCC信號係添加有用於LDPC編碼之空位元，如第18圖中所示；然而，TMCC信號可不特別地為根據此假定之信號。
也就是說，TMCC信號可為LDPC編碼之序列的信號，其中將已知之信號(在第18圖中所示之實例中的空位元)添加至預定的資訊(相等於第18圖中之資料(DATA)的資訊)，以供LDPC編碼之用；該已知之信號係自此序列刪除，且所生成的TMCC信號被傳送至接收裝置。
在此情況中，若TMCC信號輸入緩衝器1502T採取第22圖中所示的組態時，則可將意指若已知之信號係0時之其中資料為0的機率1之值，或將意指若已知之信號係1時之其中資料為1的機率1之值輸入於選擇器1801之中。
若TMCC信號輸入緩衝器1502T採取第23圖中所示的組態時，則可將意指若已知之信號係0時之其中資料為0的機率1之值，或將意指若已知之信號係1時之其中資料為1的機率1之值輸入於選擇器1812之中。
針對所解碼之TMCC信號中的已知之信號，LDPC解碼部1504可操縱鏈接至已知信號之位元的邊緣之信息，以成為意指若已知之信號係0時之其中資料為0的機率1之值，或成為意指若已知之信號係1時之其中資料為1的機率1之值。
進一步地，下文將參照第26至28圖來敘述LDPC解碼裝置804之其他的實施例。
請參閱第26圖，顯示有實施為本發明之另一實施例的LDPC解碼裝置804之典型組態，其係與第20及21圖中所示之實例不同。
更特定地，第26圖中所示之LDPC解碼裝置804具有分離部1901，資料信號輸入緩衝器1902D，TMCC信號輸入緩衝器1902T，資料信號LDPC解碼部1903D，選擇器1904，控制部1905，LDPC硬判決解碼部1906，及解碼結果記憶體1907。
第26圖中所示之資料信號LDPC解碼部1903D具有與第20圖中所示之資料信號LDPC解碼部903D實質相同的功能和組態。更特定地，第26圖中所示之資料信號LDPC解碼部1903D具有接收值記憶體2000D，信息記憶體2001D，包含P節點計算器2010D-1至2010D-P之信息計算區塊2002D，移位區塊2004D，及解碼結果記憶體2005D。
因此，第26圖中所示之用於資料信號解碼的組態係與第20圖中所示之組態實質地相同。相對地，第26圖中所示之用於TMCC信號解碼的組態係與第20圖中所示之組態不同，其中第26圖中所示之組態具有LDPC硬判決解碼部1906和解碼結果記憶體1907，以取代第20圖中所示之TMCC信號LDPC解碼部903T。
更特定地，例如如上述地，LDPC編碼之TMCC信號以已知之信號包含於BPSK調變中之資訊長度中而具有1/2之低的編碼比，使得當與LDPC編碼之資料信號相較時，LDPC編碼之TMCC信號具有所需之CN小的特徵。針對具有此一特徵之LDPC編碼之TMCC信號表示的是，若執行硬判決解碼，則可實施而以充分低的CN來解碼信號；因此，第28圖中所示之LDPC解碼裝置804係配置有LDPC硬判決解碼部1906及解碼結果記憶體1907以供TMCC信號之解碼用，而取代第20圖中所示之TMCC信號LDPC解碼部903T。
簡言之，當第20圖及第26圖中所示之該等實例係以LDPC解碼裝置804的組態而相互比較時，可發現其中TMCC信號LDPC解碼部903T係使用於第20圖中所示的賃例之中，而LDPC硬判決解碼部1906及解碼結果記憶體1907係使用於第26圖中所示的實例之中的差異。
因此，LDPC解碼裝置804的操作係與第20圖中所示之LDPC解碼裝置804的操作大致地相同，除了硬判決解碼部1906的操作之外；因此，下文僅敘述第26圖中所示之LDPC解碼裝置804的該等操作中之LDPC硬判決解碼部1906的操作，且省略其他操作的說明。
例如，當執行第6圖中所示之可變節點運算時，LDPC硬判決解碼部1906可使用接收資料之多數判決結果及來自其他邊緣之信息以做為可變節點信息；也就是說，依據以下方程式(14)至(16)的運算係執行於LDPC硬判決解碼部1906中，以做為可變節點運算。
[方程式14]
v1 =(u0i +u2 +u3 >1)？1：0　…(14)
[方程式15]
v2 =(u0i +u1 +u2 >1)？1：0　…(15)
[方程式16]
v3 =(u0i +u2 +u3>1)？1：0　…(16)
在上述之方程式(14)至(16)中，左側之v1 至v3 表示可變節點信息，右側之u0i 表示接收資料以及u1 至u3 表示來自其他邊緣的信息。
方程式(14)至(16)係具有在程式化中之所謂三元運算子的方程式；也就是說，右側具有“<條件>？<1>：<0>”之方式，而表示的是，若<條件>係真時，則此方程式之值(在左側)係<1>；否則，該值係<0>。
更特定地，例如在方程式(14)中，若條件(u0i +u2 +u3 >1)成立時，則將可變節點信息v1 運算成為1；若條件(u0i +u2 +u3 >1)不成立時，則將可變節點信息v1 運算成為0。
當執行例如第7圖中所示之檢查節點運算時，LDPC硬判決解碼部1906可使用執行於來自其他邊緣之信息上的斥或(EXOR)運算之運算結果以做為檢查節點信息ui ；亦即，依據以下方程式(17)至(22)的運算係執行於LDPC硬判決解碼部1906之中，以做為檢查節點運算。
[方程式17]
u1 =ExOR(v2 ，v3 ，v4 ，v5 ，v6 )　…(17)
[方程式18]
u2 =EXOR(v1 ，v3 ，v4 ，v5 ，v6 )　…(18)
[方程式19]
u3 =EXOR(v1 ，v2 ，v4 ，v5 ，v6 )　…(19)
[方程式20]
u4 =EXOR(v1 ，v2 ，v3 ，v5 ，v6 )　…(20)
[方程式21]
u5 =EXOR(v1 ，v2 ，v3 ，v4 ，v6 )　…(21)
[方程式22]
u6 =EXOR(v1 ，v2 ，v3 ，v4 ，v5 )　…(22)
在上述方程式(17)至(22)之中，左側之u1 至u6 表示檢查節點信息，右側之v1 至v6 表示來自其他邊緣的信息。
因為可變節點或檢查節點運算可由方程式(14)至(22)所界定之該等簡單的運算所執行，所以可將第26圖中所示之LDPC硬判決解碼部1906及解碼結果記憶體1907的電路標度製成比第20圖中所示之TMCC信號LDPC解碼部903T的電路標度更小；也就是說，若使用第26圖中所示之組態以做為LDPC解碼裝置804時，可將用以解碼TMCC信號的電路標度製成比第20圖中所示的組態之用以解碼TMCC信號的電路標度更小，使得整個電路標度可由該合計所降低。
請參閱第27圖，顯示有實施為本發明仍一實施例之LDPC解碼裝置804的典型組態，其係與第20，21，及26圖中所示之實例不同。
更特定地，第27圖中所示之LDPC解碼裝置804具有分離部2101，資料信號輸入緩衝器2102D，TMCC信號輸入緩衝器2102T，資料信號LDPC解碼部2103D，TMCC信號LDPC解碼部2103T，選擇器2104，及控制部2105。
第27圖中所示之資料信號LDPC解碼部2103D具有與第20圖中所示之資料信號LDPC解碼部903D實質相同的功能和組態；更特定地，第27圖中所示之資料信號LDPC解碼部2103D具有資料信號接收值記憶體2200D，資料信號信息記憶體2201D，包含P節點計算器2210D-1至2210D-P之信息計算區塊2202D，移位區塊2204D，及解碼結果記憶體2205D。
因此，第27圖中所示之用於資料信號之解碼的組態係與第20圖中所示的組態實質地相同。相對地，在第27圖中所示之用於TMCC信號之解碼的組態中，TMCC信號LDPC解碼部2103T係使用以取代第20圖中所示之TMCC信號LDPC解碼部903T。
更特定地，第27圖中所示之TMCC信號LDPC解碼部2103T具有TMCC信號接收值記憶體2200T，TMCC信號信息記憶體2201T，僅包含一節點計算器2210T之信息計算區塊2202T，及解碼結果記憶體2205T。
換言之，在第20圖中所示的實例中，而且在LDPC編碼之TMCC信號的情況中，係使用包含P節點計算器1210T-1至1210T-P之TMCC信號LDPC解碼部903T，以便執行部分並聯的解碼，亦即，並聯地執行節點運算於各個組態矩陣之上，該組態矩陣具有組成表示LDPC碼之同位檢查矩陣的P×P結構。
相對地，在第27圖中所示的賃例之中，在LDPC編碼之TMCC信號的情況中，係使用包含一個節點計算器2210T之TMCC信號LDPC解碼部2103T，以便執行全串聯解碼，亦即，僅一個接一個順序地解碼節點之運算。
因此，在第27圖中所示的實例之中，係執行全串聯解碼於LDPC編碼之TMCC信號上，理由如下。
也就是說，在本實施例之中，係供應具有第17圖中所示之格式的傳送信號至LDPC解碼裝置804。在此情況中，如上述地，在直至120碼之資料到達的期間，僅一碼之TMCC信號到達，此表示的是，在同時地解碼LDPC編碼之資料信號及TMCC信號中，可如資料信號之解碼一樣多地提供最大120次解碼。因此，如第27圖中所示地，若僅配置一個節點計算器2210T以供TMCC信號用，且P=374時，亦即，即使同位檢查矩陣的組成矩陣具有374×374的結構，也可提供諸如120/374倍之資料信號解碼數之足夠的解碼數。
而且，如上述地，當傳送LDPC編碼之TMCC信號時，編碼比係1/2之低位準而具有包含於以BPSK調變之資訊長度中的已知之信號，例如，LDPC編碼的TMCC信號之所需的CN係比LDPC編碼的資料信號之所需的CN更小。若解碼數係120/374倍之資料信號解碼數時，LDPC編碼之TMCC信號的此特徵允許以充分低的CN而解碼。
應注意的是，第27圖中所示之LDPC解碼裝置804的操作係與上述第20圖中所示之LDPC解碼裝置804的操作大致地相同，除了執行全串聯的解碼於LDPC編碼之TMCC信號上，而非執行如上述之部分並聯的解碼之外。因此，將省略第27圖中所示的LDPC解碼裝置804之操作的說明。
請參閱第28圖，顯示有本發明之又一實施例所實施之LDPC解碼裝置804的典型組態，其係與第20，21，26，及27圖中所示的實例不同。
更特定地，第28圖中所示之LDPC解碼裝置804具有分離部2301，資料信號輸入緩衝器2302D，TMCC信號輸入緩衝器2302T，LDPC解碼部2303，及控制部2305。
第28圖中所示之LDPC解碼部2303具有資料信號接收值記憶體2400D，TMCC信號接收值記憶體2400T，資料信號信息記憶體2401D，TMCC信號信息記憶體2401T，包含P節點計算器2410-1至2410-P之信息計算區塊2402，移位區塊2404D，解碼結果記憶體2405，及選擇器2406。
第28圖中所示之LDPC解碼裝置804操作如下。
具有第17圖中所示之格式的傳送信號(在解調變之後)係供應至LDPC解碼裝置804的分離部2301，分離部2301將所供應的傳送信號分離以成為LDPC編碼之資料信號(Data)及LDPC編碼之TMCC信號(TMCC)，且將所獲得的LDPC編碼之資料信號供應至資料信號輸入緩衝器2302D以做為接收值，及將所獲得的LDPC編碼之TMCC信號供應至TMCC信號輸入緩衝器2302T以做為接收值。
也就是說，當LDPC編碼之資料信號係保持於資料信號輸入緩衝器2302D中以做為接收值時，LDPC編碼之TMCC信號係保持於TMCC信號輸入緩衝器2302T中以做為接收值。
控制部2305根據預設的排程以管理資料信號解碼時序和TMCC信號解碼時序，此排程之特定的賃例將參照第29至32圖而敘述於後。
更特定地，隨著該資料信號解碼時序，選擇器2406之輸入係在控制部2305的控制下切換至資料信號接收值記憶體2400D之側及資料信號信息記憶體2401D之側；同時，保持於資料信號輸入緩衝器2302D中之接收值(LDPC編碼之資料信號)會轉移至資料信號接收值記憶體2400D，然後，自移位區塊2404所輸出之信息儲存於資料信號信息記憶體2401D之中。在此情況中之LDPC解碼部2303的電路組態係與第20圖中所示之資料信號LDPC解碼部903D的電路組態實質地相同；因此，可將LDPC編碼之資料信號解碼於LDPC解碼部2303之中。
另一方面，隨著該TMCC信號解碼時序，選擇器2406之輸入係在控制部2305的控制下切換至TMCC信號接收值記憶體2400T之側及TMCC信號信息記憶體2401T之側；同時，保持於TMCC信號輸入緩衝器2302T中之接收值(LDPC編碼之TMCC信號)傳送至TMCC信號接收值記憶體2400T，然後，自移位區塊2404所輸出之信息儲存於TMCC信號信息記憶體2401T之中。在此情況中之LDPC解碼部2303的電路組態係與第20圖中所示之TMCC信號LDPC解碼部903T的電路組態實質地相同；因此，可將LDPC編碼之TMCC信號解碼於LDPC解碼部2303之中。
上文已分別描述如第20，21，26，27，及28圖中所示之LDPC解碼裝置804的五個賃施例。
該等實施例可主要地畫分為其中資料信號之解碼及TMCC信號之解碼係選擇性地切換以供串聯處理用(下文稱為串聯形式)的實施例，以及其中資料信號之解碼及TMCC信號之解碼係並聯地處理(下文稱為並聯形式)的賃施例。特定地，第21及28圖中所示之LDPC解碼裝置804係串聯形式的實例，而第20，26，及27圖中所示之LDPC解碼裝置804係並聯形式的實例。
下文描述如串聯形式及並聯形式中所分類之TMCC信號解碼時序之排程的實例。
下文之排程實例先假定的是，接收值(在解調變之後)係由LDPC解碼裝置804以具有第17圖中所示格式之傳送信號為單位，亦即，以每一訊框120個時槽為單位而接收。
在表示下文排程實例之時序圖，亦即，第29至32圖中所示的時序圖之中，相對於“RECEIVE(接收)”之右側的時序圖表示具有第17圖中所示格式之傳送信號(在解調變之後)到達LDPC解碼裝置804的時序；另一方面，相對於“DECODE(解碼)”之右側的時序圖表示由LDPC解碼裝置804之解碼。
請參閱第29圖，顯示有表示串聯形式之TMCC信號的解碼排程之一實例的時序圖。
在第29圖中所示的實例之中，在已接收到每一訊框之所有的120個時槽之後，LDPC解碼裝置804先開始解碼以所接收之訊框(下文稱為第一訊框)所分時多工化的LDPC編碼之TMCC信號(下文稱為第一訊框TMCC信號)。當已完成第一訊框TMCC信號之解碼時，LDPC解碼裝置804返回至(或切換至)資料信號的正常解碼，以解碼包含於第一訊框之時槽#120中的LDPC編碼之資料信號(下文稱為時槽#120之資料信號；針對其他的時槽，係使用相似的稱謂)；其次，該LDPC解碼裝置804順序地解碼在第一訊框之後所接收的訊框(下文稱為第二訊框)之資料時槽#1至#119的資料信號。
針對TMCC信號的解碼，例如可用以下之兩種技術。
更特定地，在第一技術中，係特定解碼之重複數，若特定之重複數的解碼失敗時，則將解碼強制地終止。
在第二技術中，係重複LDPC編碼之TMCC信號的解碼，直至該解碼成功為止。該第二技術係由於以下的理由而使用，亦即，因為LDPC編碼之TMCC信號所需的CN係確實比LDPC編碼之資料信號所需的CN更小，所以若TMCC信號之解碼失敗時，則針對其他資料信號的解碼，將極可能失敗；而且，若TMCC信號之解碼失敗時，將無法獲知隨後到達之訊框的控制信號。針對該等理由，可使用第二技術，其中LDPC編碼之TMCC信號的解碼係優先地持續，直至此解碼成功為止。
更特定地，例如在第21圖中所示之LDPC解碼裝置804的情況中，當已全部地接收到第一訊框的TMCC信號時，則選擇器1503的輸入會在控制部1506的控制下切換至TMCC信號輸入緩衝器1502T之側，且保持在TMCC信號輸入緩衝器1502T中的第一訊框之TMCC信號會轉移至LDPC解碼部1504的接收值記憶體1700，而在該LDPC解碼部1504之上起始第一訊框之TMCC信號的解碼。
若使用第一技術於TMCC信號的解碼時，解碼的結果係在當已到達預定的解碼重複數時輸出。若使用第二技術時，則在當發現該解碼成功時，輸出解碼的結果。
然後，在控制部1506的控制下，選擇器1503的輸入切換至資料信號輸入緩衝器1502D之側，在該處之上，第一訊框之時槽#120的資料信號(接收值)係自資料信號輸入緩衝器1502D轉移至LDPC解碼部1504的接收值記憶體1700，而開始時槽#120之資料信號的解碼。接著，LDPC解碼部1504持續時槽#120之資料信號的解碼，直至解碼完成為止，或直至已接收到第二訊框之時槽#1為止。
雖然解碼降低數目之第一訊框的時槽#120，但根據第29圖中所示之賃例的排程而藉由LDPC解碼裝置804以解碼TMCC信號，可防止電路標度變大及性能劣化。
請參閱第30圖，顯示有表示串聯形式之TMCC信號的解碼排程之另一實例的時序圖，其係與第29圖中所示之實例不同。
在第30圖中所示的實例中，當已接收到第一訊框之所有的120個時槽時，LDPC解碼裝置804先開始解碼第一訊框之時槽#120的資料信號，若存在有餘時於時槽#120之資料信號解碼成功時的時序(由第30圖中之“dec suc”所表示)與已接收到第二訊框之時槽#1且開始解碼所接收之資料信號時的時序之間時，則LDPC解碼裝置804在該餘時之中執行第一訊框之TMCC信號的LDPC解碼。若解碼在該時間之期間並未成功時，LDPC解碼裝置804保持中間結果；且若存在有餘時於完成下一時槽#2至#119之資料信號的任一者之解碼後之下一訊框之時槽接收結束與所接收之資料信號的解碼開始之間時，則LDPC解碼裝置804重開始第一訊框之TMCC信號的LDPC解碼於該餘時之期間。
根據第30圖中所示之實例的排程而藉由LDPC解碼裝置804以解碼TMCC信號可比通常之解碼更能防止資料信號解碼之性能劣化。
應注意的是，若使用第30圖中所示之實例的排程時，亦必須在資料信號的解碼期間保持TMCC信號之接收值及信息於解碼中之半途；因此，如上述地，LDPC解碼裝置804必須採取具有用於TMCC信號之接收值記憶體和信息記憶體的組態。更特定地，若使用第30圖中所示之實例的排程時，上述實施例必須使用具有TMCC信號接收值記憶體2400T及TMCC信號信息記憶體2401T之LDPC解碼裝置804。
請參閱第31圖，顯示有表示串聯形式之TMCC信號的解碼排程之另一實例的時序圖，其係與第29及30圖中所示之實例不同。
如上述地，LDPC編碼之TMCC信號係分時多工化且畫分成為二或更多個單元資料，而間斷地插入於每一訊框之120個時槽中。更特定地，如第17圖中所示地，TMCC信號之單元資料(由第31圖中之TMCC所表示的資料)係以間歇之方式而傳送；因此，如第31圖中所示，例如該LDPC解碼裝置804在第一訊框之最後的TMCC信號單元資料到達之前開始第一訊框之TMCC信號的解碼，結果，該第一訊框之TMCC信號的解碼可更早地開始總計140個符號，該140個符號係用於TMCC信號單元資料的4個符號加上用於在該TMCC信號單元資料之前所傳送之資料信號單元資料(由第31圖中之Data #7920所指示之資料)的136個符號。
應注意的是，在第31圖中所示的實例之中，用以起始第一訊框的TMCC信號之解碼的時序係該訊框中之最後TMCC信號單元資料(更精確地，前一資料信號單元資料)；而且，可更早地取此時序而實施。
無論如何，當第一訊框之TMCC信號的解碼開始時，第一訊框之最後若干符號尚未被接收到；因此，針對尚未被接收到之位元，可使用其中解碼係由設定適當的接收值而起始之技術，例如設定“0”的機率係0.5之值。在此情況中，因為並未使用真正的接收值，所以TMCC信號解碼之性能會劣化，然而，將不會顯示任何賃用的問題。
根據第31圖中所示之實例的排程而藉由LDPC解碼裝置804來解碼TMCC信號允許將TMCC信號解碼之起始時間設定得更早。
應注意的是，第31圖中所示的排程係串聯形式中之TMCC信號的解碼時序排程之一實例；然而，在完成TMCC信號接收之前解碼TMCC信號的技術概念亦同樣地可應用為並聯形式中之TMCC信號的解碼時序之排程。
如上述，第29至31圖顯示表示串聯形式中之TMCC信號的解碼時序之典型排程的時序圖。
請參閱第32圖，顯示有表示並聯形式中之TMCC信號的解碼時序排程之一實例的時序圖。
更特定地，藉由跟隨第32圖中所示之實例的排程，該LDPC解碼裝置804可並聯地解碼LDPC編碼之資料信號及LDPC編碼之TMCC信號。
在第32圖中所示的實例之中，具有以下條件，亦即，在第一訊框之資料信號的解碼中，最後時槽#120之解碼應在第二訊框之時槽#1的接收結束之前完成。然而，針對第一訊框之TMCC信號的解碼，解碼可持續直至第二訊框之接收結束為止，此係何以可使用例如與第27圖中所示之賃例一樣之全串聯解碼的組態以做為TMCC信號LDPC解碼部的理由之一。
如上述，至此所描述之該等組態的LDPC解碼裝置804之使用允許實現其中不僅將資料信號LDPC編碼及分時多工化，而且將TMCC信號LDPC編碼及分時多工化的系統；也就是說，使用第20圖中所示之典型組態以做為LDPC解碼裝置804，允許實現能解碼LDPC編碼之資料信號及LDPC編碼之TMCC信號二者之解碼系統。進一步地，使用第21，26，27，及28圖中所示之典型組態的任一者以做為LDPC解碼裝置804，允許實現能解碼LDPC編碼之資料信號及LDPC編碼之TMCC信號二者，而當與第20圖中所示之典型組態的使用相較時，能使電路標度之增加最小化的解碼系統。
明顯地，LDPC解碼裝置804可以以除了上述實例之外的方式來實施。
例如，TMCC信號係傳送指示調變類型之傳送參數的信號；更特定地，若調變係以4位元來表示時，則可表示16類型的調變，所以若將本發明應用至其中僅使用10類型之調變的系統時，則TMCC信號可包含未使用之值。在此一情況中，例如LDPC解碼裝置804具有執行以下處理之功能；更特定地，若此一LDPC解碼裝置804輸出未使用之值以做為解碼TMCC信號之結果時，則該LDPC解碼裝置804執行諸如再執行解碼，照現狀地輸出接收值，或以有關當解碼失敗而即使信種檢查已成功時所使用之某一值來置換未使用之值的處理。此處理至少可防止未使用之任一值被輸出。
雖然並未描述，但若使用其他類型的調變或其他的編碼比時，應用本發明之上述技術亦可以以相同方式而應用。更特定地，本發明之較佳實施例已使用特定的用語來加以說明，但此說明僅係針對描繪性之目的，且應理解的是，可作成改變及變化而不會背離下文申請專利範圍之精神或範疇。
此外，本發明可應用至其中由使用用以界定LDPC碼之預定的同位檢查矩陣所LDPC編碼之第一信號，及使用與第一信號實質相同或不同之同位檢查矩陣所LDPC編碼之第二信號係相互多工化以供傳輸之用的任何系統。更特定地，在此情況中，實施為本發明實施例之該等接收裝置之各個可僅具有相互分離第一信號及第二信號，以及解碼所分離之第一及第二信號之功能；因此，依據本發明之該等接收裝置的組態並未受限於特殊者。
應注意的是，包含列表顯示處理之上述順序的處理操作可由軟體以及硬體所執行。
若上述順序之處理操作係由軟體所執行時，則應用本發明之該等解碼裝置的各個可由第33圖中所示之電腦所組構。
請參閱第33圖，CPU(中央處堙單元)3001執行例如由程式所指示之各式各樣的處理操作，該等程式係記錄至ROM(僅讀記憶體)或自儲存部3008載入至RAM(隨機存取記憶體)3003之內，該RAM3003亦儲存用於CPU 3001以執行各式各樣處理操作之所需資料。
CPU 3001，ROM 3002，及RAM 3003係以匯流排3004互連，此匯流排3004亦連接至輸入/輸出介面3005。
輸入/輸出介面3005係連接至例如由鍵盤及滑鼠所組成之輸入部3006，例如由顯示監測器所組成之輸出部3007，例如由硬碟所組成之儲存部3008，以及例如由調變解調變器及端子轉接器所組成之通訊部3009。該通訊部3009係組構以經由例如包含網際網路之網路而與其他裝置(未顯示)通訊。
輸入/輸出介面3005亦連接至驅動器3010，例如在該驅動器3010上，係裝載諸如磁碟，光碟，磁光碟，或半導體記憶體之可卸取式媒體3011。電腦程式係視需要地讀取自所裝載之可卸取式媒體，而安裝於儲存部3008之中。
當上述順序之處理操作係由軟體所執行時，建構該軟體之程式係安裝在內建於專用硬體裝備中的電腦之中，或自網路或記錄媒體以安裝至例如通用型個人電腦之內，其中可安裝各式各樣的程式以供不同功能之執行用。
如第33圖中所示地，該等記錄媒體不僅由可卸取式媒體(或封裝媒體)3011所建構，而且由ROM 3002或儲存部3008所建構。該可卸取式媒體(或封裝媒體)係由磁碟(包含撓性碟片)，光碟(包含CD-ROM(小型碟片僅讀記憶體)及DVD(數位多功能碟片))，磁光碟(包含MD(迷你磁片)(註冊商標))，或其係分離地分佈自裝置本身之半導體記憶體所組成。該ROM 3002或儲存部3008可儲存程式且當結合於裝置本身之中時，可提供至使用者。
此處，應注意的是，用以說明記錄於記錄媒體中之各個程式的步驟不僅包含以時間相依之方式而順序執行的處理操作，而且包含同時執行或分開執行的處理操作。
同時，應注意的是，如本文中所使用之術語“系統”表示複數個組件單元的邏輯組合，且該等組件單元無需收容於同一外殼之內。
101，202，1702，2002D．．．信息計算區塊
102．．．可變節點計算器
103．．．檢查節點計算器
104，201，2001D，1701．．．信息記憶體
105，200，1700，2000D．．．接收值記憶體
106，203．．．控制區塊
D100，D101，D200，D201，D300，D700．．．接收資料(LDPC碼)
D102，D103，D104，D202，D203，D204，D205，D301，D306，D308，D315，D321，D601，D701，D722．．．信息
P101，P102，P111，P302，P303，P601，P602，P603，P701，P702，P703．．．輸入埠
P103，P112，P304，P305，P604，P605，P704，P705．．．輸出埠
122，126，151，156，157．．．ALU(算術及邏輯單元)
123，125，130，132，152，154，301，303，305，311，316，605，609，702，704，709．．．暫存器
124，131，153，304，311，601，604，611，615，700，703，705，712，715．．．選擇器
D124，D125，D126，D127，D131，D132，D133，D134，D135，D316，D151，D152，D153，D172，D320，D616．．．值
127，133，155．．．FIFO(先進先出)記憶體
D122，D613，D703，D711，D718．．．絕對值
D121，D313，D319，D604，D614，D721，D712，D717，D720．．．正負號位元
129，134，315，614．．．EXOR(斥或)電路
121，128，314，610，713．．．LUT(查表)
D123，D130，D314，D318，D615，D719．．．運算結果
210，210-1～210-6．．．節點計算器
204，2004D．．．移位區塊
205，2005D，1097．．．解碼結果記憶體
D307，D608，D705．．．資料
302，613，701，711．．．加法器
312，612，710．．．減法器
D302．．．延遲輸入信息
D315．．．積分值
D707．．．積分信息
801．．．LDPC編碼裝置
802．．．調變裝置
811．．．TMCC信號編碼部
812．．．資料信號編碼部
813，904，1503，1801，1812，1904，2406．．．選擇器
803．．．解調變裝置
804．．．LDPC解碼裝置
901，1501，1901，2101，2301．．．分離部
902D，1502D，1902D，2102D，2302D．．．資料信號輸入緩衝器
902T，1502T，1902T，2102T，2302T，2402T．．．TMCC信號輸入緩衝器
903D，1903D，2103D．．．資料信號LDPC解碼部
903T，2103T．．．TMCC信號LDPC解碼部
1200D，2200D，2400D．．．資料信號接收值記憶體
1201D，2401D．．．資料信號信息記憶體
1202D，1202T，2002D．．．信息計算區塊
1210D-1～1210D-P，1210T-1～1210T-P，1710-1～1710-P，2010D-1～2010D-P，2210D-1～2210D-P．．．P節點計算器
1204D，1204T，1704，2004D，2204D．．．移位區塊
1205D，1205T，1705，1907，2005D，2205D．．．解碼結果記憶體
1200T，2200T，2400T．．．TMCC信號接收值記憶體
1201T，2201T，2401T．．．TMCC信號信息記憶體
1504，2303．．．LDPC解碼部
1505，1506，1905，2305．．．控制部
1802．．．輸入緩衝器記憶體
1811．．．輸入緩衝器
1906．．．LDPC硬判決解碼部
2210T．．．一節點計算器
3008．．．儲存部
3001．．．CPU(中央處理單元)
3002．．．ROM(僅讀記憶體)
3003．．．RAM(隨機存取記憶體)
3004．．．匯流排
3005．．．輸入/輸出介面
3006．．．輸入部
3007．．．輸出部
3009．．．通訊部
3010．．．驅動器
3011．．．可卸取式媒體
第1圖係描繪LDPC碼的同位檢查矩陣之實例的示意圖；
第2圖係表示當解碼LDPC碼時，將被執行之方法順序的流程圖；
第3圖係描繪信息之流程的示意圖；
第4圖係描繪(3，6)LDPC碼的同位檢查矩陣之實例的示意圖；
第5圖係描繪第4圖中所示之同位檢查矩陣的坦納(Tannar)圖形之示意圖；
第6圖係描繪在可變節點之信息計算的示意圖；
第7圖係描繪在檢查節點之信息計算的示意圖；
第8圖係描繪解碼結果輸出計算的示意圖；
第9圖係描繪先前技藝之LDPC碼解碼裝置的典型組態之方塊圖；
第10圖係描繪可變節點計算器的典型組態之方塊圖；
第11圖係描繪檢查節點計算器的典型組態之方塊圖；
第12圖係描繪LDPC碼之同位檢查矩陣的實例；
第13圖係方塊圖，其描繪用以執行同位並聯解碼之先前技藝的LDPC碼解碼裝置之典型組態；
第14圖係描繪節點計算器之第一典型組態的方塊圖；
第15圖係描繪節點計算器之第二典型組態的方塊圖；
第16圖係描繪節點計算器之第三典型組態的方塊圖；
第17圖係示意圖，其描繪用以傳送資料信號及TMCC信號之信號格式的實例；
第18圖係示意圖，其描繪TMCC信號之LDPC編碼的技術；
第19圖係方塊圖，其描繪應用本發明之傳送系統的典型組態；
第20圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的第一典型組態；
第21圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的第二典型組態；
第22圖係方塊圖，其描繪第21圖及其類似圖中所示之LDPC解碼裝置的TMCC信號輸入緩衝器之第一典型組態；
第23圖係方塊圖，其描繪第21圖及其類似圖中所示之LDPC解碼裝置的TMCC信號緩衝器之第二典型組態；
第24圖係示意圖，其描繪LDPC編碼之TMCC信號中的零位元之解碼結果輸出計算；
第25圖係示意圖，其描繪在用於LDPC編碼之TMCC信號中的零位元之可變節點處的信息計算；
第26圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的第三典型組態；
第27圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的第四典型組態；
第28圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的第五典型組態；
第29圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的TMCC信號之解碼的第一排程實例；
第30圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的TMCC信號之解碼的第二排程實例；
第31圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的TMCC信號之解碼的第三排程實例；
第32圖係方塊圖，其描繪第19圖中所示之LDPC解碼裝置的TMCC信號之解碼的第四排程實例；以及
第33圖係方塊圖，其描繪實行為應用本發明之解碼裝置的另一實施例之電腦的典型組態。
804．．．LDPC解碼裝置
1501．．．分離部
1502D．．．資料信號輸入緩衝器
1502T．．．TMCC信號輸入緩衝器
1503．．．選擇器
1504．．．LDPC解碼部
1506．．．控制部
1700．．．接收值記憶體
1701．．．信息記憶體
1702．．．信息計算區塊
1704．．．移位區塊
1705．．．解碼結果記憶體

Claims (28)

  1. 一種接收裝置，係組構以若當多工化時，由使用用以界定LDPC(低密度同位檢查)碼之一預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號二者，且解碼所接收之該資料信號及所接收之該傳送控制信號，該接收裝置包含：一LDPC解碼器，係組構以解碼該資料信號及該傳送控制信號二者；一資料信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該資料信號，及一傳送控制信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該傳送控制信號；以及一控制器，係組構以選擇保持於該資料信號輸入緩衝器之中的該資料信號，及保持於該傳送控制信號輸入緩衝器之中的該傳送控制信號的其中之一，以做為接受解碼的信號，且傳送所選擇之該信號至該LDPC解碼器，以使該LDPC解碼器解碼所接受解碼之該信號；其中該傳送控制信號的接收值在量化位元數方面與該資料信號相較時係為降低，且所生成的值係保持於該傳送控制信號輸入緩衝器之中。
  2. 如申請專利範圍第1項之接收裝置，其中該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號係被傳送至該接收裝置的一信號，並且該已知之信號被刪除，以及該傳送控制信號係添加有一值，該值表示的是，相對於由該接收裝置所接收之該信號，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則1的機率係1，所生成的該傳送控制信號係保持於該傳送控制信號輸入緩衝器之中。
  3. 如申請專利範圍第1項之接收裝置，其中該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號係被傳送至該接收裝置的一信號，並且該已知之信號被刪除，所傳送之該信號係由該接收裝置所接收，而保持於該傳送控制信號輸入緩衝器之中，且若將該傳送控制信號選擇以做為接受解碼之該信號，則傳送由添加一值至保持於該傳送控制信號輸入緩衝器之中的該信號所獲得的信號至該LDPC解碼器，以做為該傳送控制信號，該值表示的是，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則1的機率係1。
  4. 如申請專利範圍第1項之接收裝置，其中該傳送控制信號係LDPC編碼有一已知之信號的串列，該已知之信號係添加至預定的控制資訊，以及 該LDPC解碼器以鏈接至該已知之信號的一位元之邊緣的一信息來操縱該已知之信號以成為一值，而解碼該傳送控制信號，該值表示的是，若已知之信號係0時，則變成0的機率係1，且若已知之信號係1時，則1的機率係1。
  5. 如申請專利範圍第4項之接收裝置，其中該傳送控制信號具有其中所有的該等已知之信號係由0所組成的形式，且該LDPC解碼器以該已知之信號來解碼該傳送控制信號，而省略鏈接至該已知之信號的一位元之邊緣的一可變節點及一檢查節點之一的運算。
  6. 如申請專利範圍第1項之接收裝置，其中該控制器執行控制，使得該LDPC解碼器在一時間週期之期間來解碼該傳送控制信號，其中該傳送控制信號的解碼係執行於該資料信號之第一資料信號的解碼完成之後，且在第二資料信號的解碼之前。
  7. 如申請專利範圍第6項之接收裝置，其中該資料信號及該傳送控制信號係在用於傳送的一預定單元彼此多工化，以及該控制器執行控制，使得當該接收裝置已接收到至少以該第一資料信號，該第二資料信號，及該傳送控制信號多工化之該預定單元時，該LDPC解碼器解碼該傳送控制信號於該第二資料信號之前。
  8. 如申請專利範圍第6項之接收裝置，其中該控制器 執行控制，使得若該資料信號之第一資料信號的解碼係成功時，該LDPC解碼器解碼該傳送控制信號於該第一資料信號的解碼完成之後，且在該第二資料信號的解碼開始之前的一週期期間。
  9. 如申請專利範圍第1項之接收裝置，其中該控制器使該LDPC解碼器解碼該傳送控制信號於該傳送控制信號的接收完成之前，以及該LDPC解碼器藉由將該傳送控制信號之未接收的位元設定為一值而解碼該傳送控制信號，該值表示的是，變成0之機率及變成1之機率係0.5。
  10. 如申請專利範圍第1項之接收裝置，其中該LDPC解碼器決定的是，若由解碼該傳送控制信號所獲得之一序列係並未使用於其中傳送該傳送控制信號於該處的系統中之一值時，則該解碼已失敗。
  11. 一種用於接收裝置的接收方法，該接收裝置係組構以若當多工化時，由使用用以界定LDPC(低密度同位檢查)碼之一預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號二者，且解碼所接收之該資料信號及所接收之該傳送控制信號，該接收裝置具有一LDPC解碼器，係組構以解碼該資料信號及該傳送控制信號二者；以及 一資料信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該資料信號，及一傳送控制信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該傳送控制信號，該接收方法包含以下步驟：選擇保持於該資料信號輸入緩衝器之中的該資料信號，及保持於該傳送控制信號輸入緩衝器之中的該傳送控制信號之至少其中之一，以做為接受解碼的信號，且傳送所選擇之該信號至該LDPC解碼器，以解碼所選擇之該信號；其中該傳送控制信號的接收值在量化位元數方面與該資料信號相較時係為降低，且所生成之所接收的值係保持於該傳送控制信號輸入緩衝器之中。
  12. 一種用以使電腦控制接收裝置的程式，該接收裝置係組構以若當多工化時，由使用用以界定LDPC(低密度同位檢查)碼之一預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號二者，且解碼所接收之該資料信號及所接收之該傳送控制信號，該接收裝置具有一LDPC解碼器，係組構以解碼該資料信號及該傳送控制信號二者；以及一資料信號輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該資料信號，及一傳送控制信號 輸入緩衝器，係配置於該LDPC解碼器之前且組構以保持所接收之該傳送控制信號，該程式包含以下步驟：選擇保持於該資料信號輸入緩衝器之中的該資料信號，及保持於該傳送控制信號輸入緩衝器之中的該傳送控制信號之至少其中之一，以做為接受解碼的信號，且傳送所選擇之該信號至該LDPC解碼器，以解碼所選擇之該信號；其中該傳送控制信號的接收值在量化位元數方面與該資料信號相較時係為降低，且所生成之所接收的值係保持於該傳送控制信號輸入緩衝器之中。
  13. 一種接收裝置，係組構以若當多工化時，由使用用以界定LDPC(低密度同位檢查)碼之一預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號二者，且解碼所接收之該資料信號及所接收之該傳送控制信號，該接收裝置包含：一資料信號LDPC解碼器，係專用於該資料信號的解碼；以及一傳送控制信號LDPC解碼器，係專用於該傳送控制信號的解碼；其中該傳送控制信號的接收值在量化位元數方面與該資料信號相較時係為降低，且所生成之所接收的值係保持於該傳送控制信號輸入緩衝器之中。
  14. 如申請專利範圍第13項之接收裝置，其中該資料信號LDPC解碼器及該傳送控制信號LDPC解碼器係組構以成為一實質相同的解碼器。
  15. 如申請專利範圍第13項之接收裝置，其中該傳送控制信號LDPC解碼器係組構以成為一硬判決解碼器。
  16. 如申請專利範圍第13項之接收裝置，其中該傳送控制信號LDPC解碼器係組構以便串聯地執行可變節點及檢查節點之運算，以供每一位元用。
  17. 如申請專利範圍第13項之接收裝置，進一步包含：一傳送控制信號輸入緩衝器，其係配置於該傳送控制信號LDPC解碼器之前，且保持所接收之該傳送控制信號。
  18. 如申請專利範圍第17項之接收裝置，其中該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加至預定的控制資訊，且該傳送控制信號係被傳送至該接收裝置的一信號，並且該已知之信號被刪除，以及該傳送控制信號係添加有一值，該值表示的是，相對於由該接收裝置所接收之該信號，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則1的機率係1，所生成的該傳送控制信號係保持於該傳送控制信號輸入緩衝器之中。
  19. 如申請專利範圍第17項之接收裝置，其中該傳送控制信號係LDPC編碼之序列，其中一已知之信號被添加 至預定的控制資訊，且該傳送控制信號係被傳送至該接收裝置的一信號，並且該已知之信號被刪除，所傳送之該信號係由該接收裝置所接收，而保持於該傳送控制信號輸入緩衝器之中，且若將該傳送控制信號選擇以做為接受解碼之該信號，則傳送由添加一值至保持於該傳送控制信號輸入緩衝器之中的該信號所獲得的信號至該傳送控制信號LDPC解碼器，以做為該傳送控制信號，該值表示的是，若該已知之信號係0時，則變成0的機率係1，且若該已知之信號係1時，則1的機率係1。
  20. 如申請專利範圍第17項之接收裝置，其中該傳送控制信號係LDPC編碼有一已知之信號的串列，該已知之信號係添加至預定的控制資訊，以及該傳送控制信號LDPC解碼器以鏈接至該已知之信號的一位元之邊緣的一信息來操縱該已知之信號以成為一值，而解碼該傳送控制信號，該值表示的是，若已知之信號係0時，則變成0的機率係1，且若已知之信號係1時，則1的機率係1。
  21. 如申請專利範圍第20項之接收裝置，其中該傳送控制信號具有其中所有之該等已知之信號係由0所組成的形式，且該傳送控制信號LDPC解碼器以該已知之信號來解碼該傳送控制信號，而省略鏈接至該已知之信號的一位元之邊緣的一可變節點及一檢查節點之一的運算。
  22. 如申請專利範圍第13項之接收裝置，其中該傳送控制信號LDPC解碼器起始該傳送控制信號之解碼於該傳送控制信號的接收完成之前，以及該傳送控制信號LDPC解碼器藉由將該傳送控制信號之未接收的位元設定為一值而解碼該傳送控制信號，該值表示的是，變成0之機率及變成1之機率係0.5。
  23. 如申請專利範圍第13項之接收裝置，其中該傳送控制信號LDPC解碼器決定的是，若由解碼該傳送控制信號所獲得之一序列係並未使用於其中傳送該傳送控制信號於該處的系統中之一值時，則該解碼已失敗。
  24. 一種用於接收裝置的接收方法，該接收裝置係組構以接收用於解碼之一LDPC(低密度同位檢查)碼，該方法包含以下步驟：當多工化時，若由使用用以界定LDPC碼之一預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號，且解碼所接收之該資料信號及所接收之該傳送控制信號；以及解碼所接收之該資料信號及所接收之該傳送控制信號；其中該傳送控制信號的接收值在量化位元數方面與該資料信號相較時係為降低，且所生成之所接收的值係保持於該傳送控制信號輸入緩衝器之中。
  25. 一種用以使電腦控制接收裝置的程式，該接收裝 置係組構以接收用於解碼之一LDPC(低密度同位檢查)碼，該程式包含以下步驟：當多工化時，若由使用用以界定LDPC碼之一預定的同位檢查矩陣所LDPC編碼之資料信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之傳送控制信號到達時，接收該資料信號及該傳送控制信號，且解碼所接收之該資料信號及所接收之該傳送控制信號；以及解碼所接收之該資料信號及所接收之該傳送控制信號；其中該傳送控制信號的接收值在量化位元數方面與該資料信號相較時係為降低，且所生成之所接收的值係保持於該傳送控制信號輸入緩衝器之中。
  26. 一種接收裝置，係組構以接收及解碼一LDPC(低密度同位檢查)碼，該接收裝置包含：一分離器，係組構以若由使用用以界定該LDPC碼之一預定的同位檢查矩陣所LDPC編碼之一第一信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之一第二信號到達而彼此相互地多工化時，自該第二信號來分離該第一信號；以及一LDPC解碼器，係組構以解碼由該分離器所彼此相互分離之該第一信號及該第二信號；其中該第二信號的接收值在量化位元數方面與該第一信號相較時係為降低，且所生成之所接收的值係保持於該第二信號輸入緩衝器之中。
  27. 一種用於接收裝置的接收方法，該接收裝置係組構以接收及解碼一LDPC(低密度同位檢查)碼，該方法包含以下步驟：若由使用用以界定該LDPC碼之一預定的同位檢查矩陣所LDPC編碼之一第一信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之一第二信號到達而彼此相互地多工化時，自該第二信號來分離該第一信號；以及解碼由該分離器所彼此相互分離之該第一信號及該第二信號；其中該第二信號的接收值在量化位元數方面與該第一信號相較時係為降低，且所生成之所接收的值係保持於該第二信號輸入緩衝器之中。
  28. 一種用以使電腦控制接收裝置的程式，該接收裝置係組構以接收及解碼一LDPC(低密度同位檢查)碼，該程式包含以下步驟：若由使用用以界定該LDPC碼之一預定的同位檢查矩陣所LDPC編碼之一第一信號，及由使用其係與該預定的同位檢查矩陣相同或不同的狀態之一的一同位檢查矩陣所LDPC編碼之一第二信號到達而彼此相互地多工化時，自該第二信號來分離該第一信號；以及解碼由該分離器所彼此相互分離之該第一信號及該第二信號；其中該第二信號的接收值在量化位元數方面與該第一 信號相較時係為降低，且所生成之所接收的值係保持於該第二信號輸入緩衝器之中。
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