CN101399211A - 一种封装小批量芯片的方法 - Google Patents
一种封装小批量芯片的方法 Download PDFInfo
- Publication number
- CN101399211A CN101399211A CNA2007101224813A CN200710122481A CN101399211A CN 101399211 A CN101399211 A CN 101399211A CN A2007101224813 A CNA2007101224813 A CN A2007101224813A CN 200710122481 A CN200710122481 A CN 200710122481A CN 101399211 A CN101399211 A CN 101399211A
- Authority
- CN
- China
- Prior art keywords
- pad layer
- chip
- packaging
- package casing
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 35
- 238000013461 design Methods 0.000 claims description 40
- 238000005538 encapsulation Methods 0.000 claims description 36
- 238000012536 packaging technology Methods 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 7
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000012856 packing Methods 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明涉及微电子芯片封装技术领域，公开了一种封装小批量芯片的方法，该方法包括：根据芯片引脚数和封装尺寸，确定焊盘层；设计和制作符合该确定的芯片焊盘层要求的芯片，然后制作流片；制作符合该确定的芯片焊盘层要求的封装外壳；将制作的流片与封装外壳封装在一起。利用本发明，解决了现行小批量芯片封装成本太高的问题，降低了小批量芯片的封装成本。
Description
技术领域
本发明涉及微电子芯片封装技术领域，尤其涉及一种封装小批量芯片的方法。
背景技术
在当今信息时代，随着电子工业的迅速发展，电子产品要求向多功能、高性能、小型化发展。随着微电子技术的飞速发展，带来集成电路(Integrated Circuit，IC)芯片的特征尺寸越来越小、复杂程度不断增加，从而导致器件与电路的引脚(Input/output，I/O)数不断增加。
方形扁平封装(Quad Flat Package，QFP)等四边有引线的封装技术一直以其成本低、效率高的优点，广泛应用于半导体器件与电路的封装。但是进入90年代以后，这类四边有引线的封装技术已不能适应高I/O封装的要求。为了适应I/O数不断增长的趋势，球栅阵列(Ball Grid Array，BGA)封装技术就是90年代以后发展起来的一种先进的高性能面阵列封装技术，成为多I/O器件的最佳选择之一。
图1显示为现有技术中一款64球的BGA封装示意图。BGA封装技术主要适用于PC芯片组、微处理器/控制器、专用集成电路(Application SpecificIntegrated Circuits，ASIC)、门阵、存储器、数字信号处理、掌上电脑、可编程逻辑器件等器件的封装。针栅阵列(Pin Grid Array，PGA)是后开发的又一种面阵列封装技术。
BGA和PGA等面阵列封装主要优点有：
(1)I/O数高。面阵列封装器件的I/O数主要由封装体的尺寸和焊球节距决定。如BGA封装的焊球和PGA封装的针，都是以点阵形式排列在基片下面，I/O数可以做得很高；
(2)节距大、可靠性高。BGA的标准焊球节距为1.5、1.27、1.0mm(细节距BGA节距为0.8、0.65、0.5mm)，相比起相同I/O数的传统QFP封装引脚节距大了很多，降低了对设备精度要求，有效提高了可靠性；
(3)BGA的引脚很短，减小了引线电感、电阻，提高电路性能；
(4)共面性好，BGA焊球具有自对准效应。
由于BGA等面阵列封装的上述众多优点，在轻、小、高性能器件中应用迅速增长，现已发展成为一门成熟的高密度封装技术。
但是，目前的BGA封装处于芯片设计和封装设计相脱离的阶段。每一种芯片都是独立开发，再配以单独的封装设计。无论是样片还是产品都需要前期封装的研发，花费大量的费用。对于大批量的芯片封装，前期封装设计费用可以分摊到产品成本中，影响不大。然而对于小批量的芯片，本身由于产品规模不大而成本较高，同时又要进行新的封装设计，更进一步增加了成本，所以对于多品种小批量芯片迫切需要一种新的封装设计流程，降低研发阶段小批量封装费用。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种封装小批量芯片的方法，即一种用于小批量芯片的封装方法，以解决现行小批量芯片封装成本太高的问题，降低小批量芯片的封装成本。
(二)技术方案
为达到上述目的，本发明提供了一种封装小批量芯片的方法，该方法包括：
根据芯片引脚数和封装尺寸，确定焊盘层；
设计和制作符合该确定的芯片焊盘层要求的芯片，然后制作流片；
制作符合该确定的芯片焊盘层要求的封装外壳；
将制作的流片与封装外壳封装在一起。
上述方案中，所述确定芯片的焊盘层的步骤包括：
确定引脚数；
确定芯片和封装的尺寸范围；
确定焊盘层焊盘数；
确定焊盘层焊盘形状大小；
确定焊盘层焊盘相对于中心点的位置。
上述方案中，所述设计和制作符合该确定的芯片焊盘层要求的芯片的步骤包括：
确定引出的引脚数和焊盘层一致；
确定芯片大小符合焊盘层要求；
使用该确定的焊盘层作为约束条件对芯片进行物理设计，利用该设计制作符合该确定的芯片焊盘层要求的芯片。
上述方案中，所述制作符合该确定的芯片焊盘层要求的封装外壳的步骤包括：
确定引出的引脚数和焊盘层一致；
确定封装外壳内腔与焊盘层保持一致；
制作出符合该确定的芯片焊盘层要求的封装外壳。
上述方案中，所述将制作的流片与封装外壳封装在一起的步骤包括：
确定芯片使用的焊盘层；
确定封装外壳内腔与焊盘层保持一致；
使用与该确定的焊盘层相匹配的封装工艺，将制作的流片与封装外壳封装在一起。
上述方案中，对于使用该确定焊盘层的不同的芯片，均采用相同的封装工艺。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明提供的封装小批量芯片的方法，减少了封装设计环节。不同的芯片设计可以共用一套封装设计和外壳，只需针对固定I/O数的封装进行一次设计就足够了，不需要每次再进行重复设计；
2、利用本发明提供的封装小批量芯片的方法，由于封装工艺统一，多批小量芯片可以一次进行生产，总体规模增加，成本降低；
3、利用本发明提供的封装小批量芯片的方法，封装厂乐于接受。虽然芯片品种不一样，但实际封装工艺、外壳都是一样的，不须单独更改设备设置和工艺，对封装厂来说与大量投产并没有区别；
4、本发明提供的封装小批量芯片的方法，能够与MPW技术良好共融。MPW在每个晶圆上集成了不同芯片，本专利技术使不同芯片采用了同种封装，和MPW构成了完整的产业流程，更有利于推广使用。
附图说明
图1为现有技术中一款64球的BGA封装示意图；
图2为芯片封装的方法流程图；其中，图2(a)是现有技术中芯片封装的方法流程图，图2(b)是本发明提供的封装小批量芯片的方法流程图；
图3为芯片焊盘层和封装外壳连接的示意图；
图4为不同尺寸芯片采用同一焊盘层的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
半导体行业对环境和生产精度要求极高，使用超净间和价格昂贵的设备，芯片代工厂(foundry厂)和封装厂家均投资巨大，动辄为几千万至数十亿美金，专为大规模生产服务。实际上，除了商用大批量芯片外，研究院所和很多公司为了科研或新品开发需要，需要生产和封装小批量芯片。这些芯片量小(往往只有几十颗到几百颗)、品种多，不仅需要单独的流片，而且往往采用不同的高端封装形式。这种形式的芯片，对大生产线是一种伤害，所以foundry厂和封装厂往往不愿意接受，即使接受，要价也极为昂贵。
目前，多项目晶圆(Mulit-Project Wafer，MPW)技术基本上解决了多品种小批量芯片的生产问题，而本发明提出一种新的封装设计流程，解决小批量多种芯片的低成本封装问题，使不同芯片采用同一种面阵列封装外壳和工艺，一方面可以减去重新设计封装环节以降低成本；另一方面，不同芯片同时采用同一种封装外壳和工艺流程，每次生产的批量为各芯片批量的总和，大大增加了生产规模，从而降低成本。
图2为芯片封装的方法流程图。其中，图2(a)是现有技术中芯片封装的方法流程图，该方法首先依据实际需要对芯片进行设计，在芯片设计完成后，分成两条支路同时进行处理：一条支路依据设计好的芯片制作流片，供封装之用；另一条支路依据设计好的芯片选择确定需要的焊盘层，焊盘层是依据设计的芯片来确定的，在前述芯片设计时完全不考虑芯片的焊盘层，然后依据确定的焊盘层设计和制作封装外壳；最后，将制作的流片与封装外壳封装在一起，完成整个封装过程。
图2(b)是本发明提供的封装小批量芯片的方法流程图，该方法首先根据芯片引脚数和封装尺寸，确定芯片的焊盘层，然后也分两条支路进行处理：一条支路将确定的芯片焊盘层作为约束条件，设计和制作符合该确定的芯片焊盘层要求的芯片，然后制作流片；另一条支路将确定的芯片焊盘层作为约束条件，制作符合该确定的芯片焊盘层要求的封装外壳；最后，将制作的流片与封装外壳封装在一起，完成整个封装过程。该封装小批量芯片的方法采用低成本通用封装技术，通过标定封装焊盘层的方法来统一不同的芯片设计，从而沿用同一个封装设计。
在图2中，上述方案中，所述确定芯片的焊盘层的步骤包括：
确定引脚数；
确定芯片和封装的尺寸范围；
确定焊盘层焊盘数；
确定焊盘层焊盘形状大小；
确定焊盘层焊盘相对于中心点的位置。
上述方案中，所述设计和制作符合该确定的芯片焊盘层要求的芯片的步骤包括：
确定引出的引脚数和焊盘层一致；
确定芯片大小符合焊盘层要求；
使用该确定的焊盘层作为约束条件对芯片进行物理设计，利用该设计制作符合该确定的芯片焊盘层要求的芯片。
上述方案中，所述设计和制作符合该确定的芯片焊盘层要求的封装外壳的步骤包括：
确定引出的引脚数和焊盘层一致；
确定封装外壳内腔与焊盘层保持一致；
制作出符合该确定的芯片焊盘层要求的封装外壳。
上述方案中，所述将制作的流片与封装外壳封装在一起的步骤包括：
确定芯片使用的焊盘层；
确定封装外壳内腔与焊盘层保持一致；
使用与该确定的焊盘层相匹配的封装工艺，将制作的流片与封装外壳封装在一起。本步骤中，对于使用该确定焊盘层的不同的芯片，均采用相同的封装工艺。
图3为芯片焊盘层和封装外壳连接的示意图。图3中面ABCD为芯片的焊盘层，通过引线键合或倒装焊等方式和封装外壳上的焊盘连接，进行信号的传输。在通常的芯片开发流程中，不同的芯片具备不同的焊盘层ABCD。即使相同尺寸的芯片，由于功能和设计厂商的不同，焊盘层ABCD也不一样。因此，每一种芯片都需要单独的封装设计。而本技术采用对每种I/O数固定封装外壳和相应的芯片焊盘层，如图3为44引脚的封装外壳，该封装外壳配套相应的焊盘层ABCD。焊盘层中焊盘的数量、位置、大小相对于中心原点不变。不同尺寸、不同引脚数的芯片，只要设计芯片时采用标定的焊盘层ABCD，就可以使用44引脚封装外壳和相同的键合工艺。
图4为不同尺寸芯片采用同一焊盘层的示意图。只要芯片尺寸可以置入封装外壳内，若采用同一焊盘层即可使用一种封装外壳。对于焊盘数高于芯片I/O数的焊盘层，多余焊盘可直接连入电源或地。每一种封装外壳均配套2～3种焊盘层，以适应不同功能的芯片需要。
本发明提供的这种适用于小批量、不同品种芯片的低成本通用面阵列封装方法，每一种封装外壳均配套2～3种固定的焊盘层。在芯片设计时标定焊盘层，就可以使用相应的封装外壳和相同的键合工艺。从而达到多种芯片采用同一封装外壳和工艺的目的。
本发明提供的这种适用于小批量、不同品种芯片的低成本通用面阵列封装方法，每种封装外壳配套固定的焊盘层。
本发明提供的这种适用于小批量、不同品种芯片的低成本通用面阵列封装方法，不同芯片采用封装外壳配套的焊盘层，使用同一封装外壳和工艺。
本发明提供的这种适用于小批量、不同品种芯片的低成本通用面阵列封装方法，对于每种I/O数配套固定的封装外壳和相应的芯片焊盘层。在设计芯片时采用标定焊盘层，就可以使用配套的封装外壳和相同的键合工艺。每一种封装外壳均配套2～3种焊盘层，以适应不同功能的芯片需要。本发明可使不同芯片采用同一种面阵列封装外壳和工艺，减少封装设计环节，生产批量为各芯片批量的总和，增加了生产规模，从而降低小批量芯片的封装成本。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1、一种封装小批量芯片的方法，其特征在于，该方法包括：
根据芯片引脚数和封装尺寸，确定焊盘层；
设计和制作符合该确定的芯片焊盘层要求的芯片，然后制作流片；
制作符合该确定的芯片焊盘层要求的封装外壳；
将制作的流片与封装外壳封装在一起。
2、根据权利要求1所述的封装小批量芯片的方法，其特征在于，所述确定芯片的焊盘层的步骤包括：
确定引脚数；
确定芯片和封装的尺寸范围；
确定焊盘层焊盘数；
确定焊盘层焊盘形状大小；
确定焊盘层焊盘相对于中心点的位置。
3、根据权利要求1所述的封装小批量芯片的方法，其特征在于，所述设计和制作符合该确定的芯片焊盘层要求的芯片的步骤包括：
确定引出的引脚数和焊盘层一致；
确定芯片大小符合焊盘层要求；
使用该确定的焊盘层作为约束条件对芯片进行物理设计，利用该设计制作符合该确定的芯片焊盘层要求的芯片。
4、根据权利要求1所述的封装小批量芯片的方法，其特征在于，所述制作符合该确定的芯片焊盘层要求的封装外壳的步骤包括：
确定引出的引脚数和焊盘层一致；
确定封装外壳内腔与焊盘层保持一致；
制作出符合该确定的芯片焊盘层要求的封装外壳。
5、根据权利要求1所述的封装小批量芯片的方法，其特征在于，所述将制作的流片与封装外壳封装在一起的步骤包括：
确定芯片使用的焊盘层；
确定封装外壳内腔与焊盘层保持一致；
使用与该确定的焊盘层相匹配的封装工艺，将制作的流片与封装外壳封装在一起。
6、根据权利要求5所述的封装小批量芯片的方法，其特征在于，对于使用该确定焊盘层的不同的芯片，均采用相同的封装工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200710122481A CN100590822C (zh) | 2007-09-26 | 2007-09-26 | 一种封装小批量芯片的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200710122481A CN100590822C (zh) | 2007-09-26 | 2007-09-26 | 一种封装小批量芯片的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101399211A true CN101399211A (zh) | 2009-04-01 |
| CN100590822C CN100590822C (zh) | 2010-02-17 |
Family
ID=40517648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200710122481A Active CN100590822C (zh) | 2007-09-26 | 2007-09-26 | 一种封装小批量芯片的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100590822C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102163591A (zh) * | 2010-12-02 | 2011-08-24 | 天水华天科技股份有限公司 | 一种球型光栅阵列ic芯片封装件及其生产方法 |
| CN102522339A (zh) * | 2011-12-12 | 2012-06-27 | 清华大学 | 一种设计通用封装基板的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050209721A1 (en) * | 2003-11-06 | 2005-09-22 | Applied Materials, Inc. | Methods and apparatus for enhanced operation of substrate carrier handlers |
-
2007
- 2007-09-26 CN CN200710122481A patent/CN100590822C/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102163591A (zh) * | 2010-12-02 | 2011-08-24 | 天水华天科技股份有限公司 | 一种球型光栅阵列ic芯片封装件及其生产方法 |
| CN102163591B (zh) * | 2010-12-02 | 2014-06-25 | 天水华天科技股份有限公司 | 一种球型光栅阵列ic芯片封装件及其生产方法 |
| CN102522339A (zh) * | 2011-12-12 | 2012-06-27 | 清华大学 | 一种设计通用封装基板的方法 |
| WO2013086755A1 (zh) * | 2011-12-12 | 2013-06-20 | 清华大学 | 一种设计通用封装基板的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100590822C (zh) | 2010-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6507121B2 (en) | Array structure of solder balls able to control collapse | |
| US9053951B2 (en) | Massively parallel interconnect fabric for complex semiconductor devices | |
| CN110197793A (zh) | 一种芯片及封装方法 | |
| US20020079567A1 (en) | Package structure stacking chips on front surface and back surface of substrate | |
| US20020153605A1 (en) | Packaging structure for ball grid array | |
| CN110619136B (zh) | 优化引线键合封装芯片的电压降的方法及应用 | |
| US20080105962A1 (en) | Chip package | |
| CN102593015A (zh) | 半导体器件的制造方法 | |
| US6781245B2 (en) | Array structure of solder balls able to control collapse | |
| CN100590822C (zh) | 一种封装小批量芯片的方法 | |
| CN103500736B (zh) | 芯片封装结构和芯片封装方法 | |
| CN109585403A (zh) | 传感器封装件及其制作方法 | |
| CN111816577A (zh) | 基板双面封装芯片的方法和基板双面封装芯片的结构 | |
| CN101802989A (zh) | 形成用于集成电路器件的任意结构的方法和设备 | |
| US20060043587A1 (en) | Apparatus and method for reducing signal cross talk between wire bonds of semiconductor packages | |
| CN102087983A (zh) | 封装层叠方法与结构及其电路板系统 | |
| CN101211794A (zh) | 封装半导体元件方法、制作引线框架方法及半导体封装产品 | |
| CN201000885Y (zh) | 一种无引线集成电路芯片封装 | |
| CN105633058A (zh) | 器件标识结构及其制造方法 | |
| US20060065983A1 (en) | Semiconductor package with wire bond arrangement to reduce cross talk for high speed circuits | |
| CN201812817U (zh) | 集成电路封装的转接基板 | |
| CN102376666B (zh) | 一种球栅阵列封装结构及其制造方法 | |
| CN220895502U (zh) | 引线上固定芯片的封装结构 | |
| US20240047333A1 (en) | Window ball grid array (wbga) package and method for manufacturing the same | |
| CN102446883A (zh) | 一种通用封装基板、封装结构和封装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: FOSHAN CAS XINWEI TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: INST OF MICROELECTRONICS, C. A. S Effective date: 20121017 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100029 CHAOYANG, BEIJING TO: 528251 FOSHAN, GUANGDONG PROVINCE |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20121017 Address after: 528251 Guangdong Province Nanhai District of Foshan city streets Guicheng deep sea No. 17 Han day science and technology city A District No. 7 Building 104 unit Patentee after: CHIP BLOOMING Corp. Address before: 100029 Beijing city Chaoyang District Beitucheng West Road No. 3 Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences |