CN101383297A - 感测式半导体装置及其制法 - Google Patents

感测式半导体装置及其制法 Download PDF

Info

Publication number
CN101383297A
CN101383297A CNA2007101491462A CN200710149146A CN101383297A CN 101383297 A CN101383297 A CN 101383297A CN A2007101491462 A CNA2007101491462 A CN A2007101491462A CN 200710149146 A CN200710149146 A CN 200710149146A CN 101383297 A CN101383297 A CN 101383297A
Authority
CN
China
Prior art keywords
colloid
transparent enclosure
semiconductor device
sensing type
type according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101491462A
Other languages
English (en)
Inventor
詹长岳
黄致明
黄建屏
张锦煌
萧承旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CNA2007101491462A priority Critical patent/CN101383297A/zh
Publication of CN101383297A publication Critical patent/CN101383297A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种感测式半导体装置及其制法，将至少一感测芯片接置且电性连接至导线架，并依序进行第一次及第二次的封装模压作业，以形成包覆该感测芯片及部分导线架的透明封装胶体，及形成包覆该透明封装胶体的非透光胶体，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部，且使该透明封装胶体的光线穿透部外露出该非透光胶体，从而使该光线穿透部作为外界光线的穿透面，而不须额外设置盖板以减少制造工艺步骤及成本，并可避免现有技术使用射出成型的多孔胶体结构所导致信赖性不佳问题，及现有技术中仅利用透明树脂包覆感测芯片时，因周围干扰光线进入感测芯片而产生不良信号的问题。

Description

感测式半导体装置及其制法
技术领域
本发明涉及一种半导体装置及其制法，尤指一种影像感测式半导体装置及其制法。
背景技术
请参阅图1，传统的影像感测式封装件(Image sensor package)主要提供一导线架10，并利用预模压(pre-mold)方式，通过一封装模具以在该导线架10上形成一预设有容置空间110的栏坝结构11，接着将感测芯片(Sensor chip)12接置于该栏坝结构11的容置空间110中，并通过焊线13电性连接该感测芯片12及导线架10后，于该栏坝结构11上形成一封盖及密封该感测芯片12的玻璃14，以供影像光线能为该感测芯片12所撷取。如此，该完成构装的影像感测式封装件即可供系统厂进行整合至如印刷电路板(PCB)等外部装置上，以供如数字相机(DSC)、数字摄影机(DV)、光学鼠标、及移动电话等各式电子产品的应用。相关的技术内容可参阅美国专利第6,420,204、5,436,492、6,643,919、6,291,263、6,384,472等案。
但是对于如光学鼠标等低阶的感测式封装件而言，并不需要使用前述高阶密封(hermetic)技术的制造工艺，因此美国专利第6,967,321、7,045,775、7,148,078等揭示一种利用射出成型的封装技术，如图2A至图2D所示，首先提供一导线架20，且于该导线架20表面镀有金(Au)(未示出)，借此供后续与感测芯片形成良好电性连接，再以射出成型方式形成一中央设有容置空间210的多孔胶体结构21，其中因所使用的射出成型模具(未示出)设有许多顶针结构，以供顶紧导线架10，因此在射出成型的胶体上会留下许多顶针孔洞28(如图2A所示)；将感测芯片22接置于该导线架20上且容置于该多孔胶体结构21的容置空间210中，并利用焊线23电性连接该感测芯片22及导线架20(如图2B所示)；于该多孔胶体结构21的容置空间210中涂布一包覆该感测芯片22及焊线23的透明胶24(如图2C所示)；以及于该多孔胶体结构21上覆盖一不透光的盖板25，其中该不透光的盖板25留有一孔洞250，以供光线可经由此孔洞250而到达感测芯片22，并将该导线架20弯脚成型，以制得低阶的感测式封装件(如图2D所示)。
然而如前所述，公知的射出成型模具为供顶紧导线架，即设有许多顶针结构，从而于胶体上留下许多顶针孔洞，而易有湿气入侵污染感测芯片的问题；再者，于制造工艺上为防止射出成型的多孔胶体结构会有残存颗粒的产生需额外增加透明胶的涂布，但是如此将造成制造工艺成本的增加；此外，前述制造工艺中，于涂布透明胶后须再额外封盖一不透光盖板，除增加制造工艺步骤外，亦增加制造工艺费用；另外，因前述射出成型的制造工艺限制须使用镀金(Au)导线架，而使制造工艺成本更加高涨。
另外台湾专利公告第473954则揭露一种使用透明树脂(transparentresin)以全面包覆感测芯片的封装件。然而当此种封装件实际应用于例如光学鼠标等光感电子装置时，因光线容易自封装件侧面周围进入，造成感测芯片产生许多不良信号(noise)，致使感测芯片无法正确传递信号，导致应用上明显的限制。
因此，如何设计一种不须使用特定镀金导线架及额外设置盖板以减少制造工艺步骤及成本的感测式半导体装置及其制法，同时可避免使用信赖性不佳的射出成型的多孔胶体结构、额外涂布透明胶以及周围干扰光线进入感测芯片而产生不良信号的问题，确为相关领域上所需迫切面对的课题。
发明内容
鉴于前述现有技术的缺陷，本发明的一个目的在于提供一种感测式半导体装置及其制法，不须使用特定镀金导线架及额外设置盖板以减少制造工艺步骤及成本。
本发明的再一目的在于提供一种感测式半导体装置及其制法，从而可避免现有技术中使用射出成型的多孔胶体结构，所导致信赖性不佳问题。
本发明的另一目的在于提供一种感测式半导体装置及其制法，无须额外涂布透明胶以防止射出成型的胶体颗粒污染问题。
本发明的又一目的在于提供一种感测式半导体装置及其制法，可避免现有技术中仅利用透明树脂包覆感测芯片时，因周围干扰光线进入感测芯片而产生不良信号的问题。
为达前述目的，本发明的感测式半导体装置的制法包括：提供一芯片承载件，并将至少一感测芯片接置且电性连接至该芯片承载件；形成包覆该感测芯片及部分芯片承载件的透明封装胶体，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部；以及形成包覆该透明封装胶体的非透光胶体，且使该透明封装胶体的光线穿透部外露出该非透光胶体。
该芯片承载件例如为一导线架，该导线架具有一用以接置感测芯片的芯片座及多个设于该芯片座周围以供与外界电性连接的导脚。
该透明封装胶体可形成于该芯片承载件相对的第一及第二表面以包覆感测芯片，或者仅形成于该芯片承载件相对接置有感测芯片的第一表面上，以包覆该感测芯片。
该光线穿透部可例如为一设于该透明封装胶体表面的凸部，且于该凸部中形成有一凹孔，以作为光线穿透面，另于该凸部表面还可涂布不透光材料以减少干扰的光线；该光线穿透部或可例如为一设于该透明封装胶体表面的凹部，且非透光胶体表面形成有对该透明封装胶体表面凹部的开口，以外露出该光线穿透部；该光线穿透部或可为一设于该透明封装胶体表面的凹部，且令该透明封装胶体具有凹部的表面外露出非透光胶体，再于外露出该非透光胶体的透明封装胶体表面涂布不透光材料，并使该透明封装胶体表面凹部外露出该不透光材料。
另外，于该透明封装胶体与该非透光胶体的接触表面还形成有粗糙结构，借此提升该透明封装胶体与非透光胶体间的结合。
本发明还揭示一种感测式半导体装置，包括：一芯片承载件；至少一感测芯片，接置且电性连接至该芯片承载件；透明封装胶体，包覆该感测芯片及部分芯片承载件，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部；以及非透光胶体，包覆该透明封装胶体，且使该透明封装胶体的光线穿透部外露出该非透光胶体。
因此，本发明的感测式半导体装置及其制法将至少一感测芯片接置且电性连接至如导线架的芯片承载件，并依序进行第一次及第二次的封装模压作业，以形成包覆该感测芯片及部分导线架的透明封装胶体，及形成包覆该透明封装胶体的非透光胶体，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部，且使该透明封装胶体的光线穿透部外露出该非透光胶体。如此，本发明仅须依次进行二次封装模压作业，而于导线架上形成包覆感测芯片的透明封装胶体及非透光胶体，且使透明封装胶体的光线穿透部外露出该非透光胶体，以供作为光线穿透面，即不须使用特定镀金导线架及额外设置盖板以减少制造工艺步骤及成本，并可避免现有技术中使用射出成型的多孔胶体结构所导致信赖性不佳及额外涂布透明胶防止制造工艺颗粒污染所造成费用增加问题，此外，本发明通过在透明封装胶体外再包覆非透光胶体，即可避免现有技术中仅利用透明树脂包覆感测芯片时，因周围干扰光线进入感测芯片而产生不良信号的问题。
附图说明
图1是显示现有影像感测式封装件(Image sensor package)示意图；
图2A至图2D是显示现有利用射出成型的封装技术制得影像感测式封装件示意图；
图3A至图3F是显示本发明的感测式半导体装置及其制法第一实施例的示意图；
图4是显示本发明的感测式半导体装置及其制法第二实施例的示意图；
图5是显示本发明的感测式半导体装置及其制法第三实施例的示意图；
图6A至图6C是显示本发明的感测式半导体装置及其制法第四实施例的示意图；
图7A及图7B是显示本发明的感测式半导体装置及其制法第五实施例的示意图；以及
图8是显示本发明的感测式半导体装置及其制法第六实施例的示意图。
【主要元件符号说明】
10      导线架
11      栏坝结构
110     容置空间
12      感测芯片
13      焊线
14      玻璃
20      导线架
21      多孔胶体结构
210     容置空间
22      感测芯片
23      焊线
24      透明胶
25      不透光的盖板
28      顶针孔洞
250     孔洞
30      导线架
301     芯片座
302     导脚
303     银
304     锡或焊锡材料
31      透明封装胶体
310     光线穿透部
311     凸部
312     凹孔
32      感测芯片
320     感测区
321     焊线
33      第一封装模具
34      第二封装模具
35      非透光胶体
40      导线架
41      透明封装胶体
42      感测芯片
51      透明封装胶体
510     光线穿透部
511     凸部
512     凹孔
52      感测芯片
520     感测区
56      不透光材料
560     开口
60      导线架
61      透明封装胶体
610     凹部
64      第二封装模具
640     凸出部
65      非透光胶体
650     开口
70      导线架
71      透明封装胶体
710     凹部
74      第二封装模具
75      非透光胶体
76      不透光材料
760     开口
81      透明封装胶体
810     粗糙结构
85      非透光胶体
H，h    距离
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
第一实施例
请参阅图3A至图3F，为本发明的感测式半导体装置及其制法第一实施例的示意图。
如图3A所示，提供一芯片承载件，并将至少一感测芯片接置且电性连接至该芯片承载件。
该芯片承载件例如为导线架30，其具有一芯片座301及多个设于该芯片座301周围的导脚302，该导线架30的材料为金属铜(Cu)，且于该芯片座301及导脚302内端第一表面可镀上金属银(Ag)303，以供至少一主动面设有感测区320的感测芯片32接置于该芯片座301第一表面上，并通过多个焊线321而电性连接至该导脚302内端。
如图3B所示，将该接置有感测芯片32的导线架30置于第一封装模具33中进行第一次封装模压作业，以利用透明树脂(transparent resin)而于该导线架30相对的第一表面及第二表面形成包覆该感测芯片32及部分导线架30的透明封装胶体31，并使该导脚302的外端外露出该透明封装胶体31，其中于该透明封装胶体31上对应该感测芯片32的感测区320上方设有一光线穿透部310。
还请配合参阅图3C，该光线穿透部310为一设于该透明封装胶体31表面的凸部311，且于该凸部311中形成有一凹孔312，以供光线穿透。该凹孔312深度约为0.5-1mm，较佳为0.5mm。
移除第一封装模具33之后，如图3D及图3E所示，将形成有包覆该感测芯片32的透明封装胶体31的导线架30置于第二封装模具34中，并使该透明封装胶体31的凸部311顶抵于第二封装模具34的模腔顶面，以进行第二次封装模压作业，其中该导线架30第一表面至该透明封装胶体凸部311的顶缘距离h(如图3B所示)大于该导线架30第一表面至该第二封装模具34的模腔顶面距离H约0.05mm至0.15mm，以使该透明封装胶体31的凸部311充分顶抵于第二封装模具34的模腔顶面，从而通过传统的黑色模压树脂形成包覆该透明封装胶体31的非透光胶体35，且使该透明封装胶体31的光线穿透部310外露出该非透光胶体35，并避免黑色模压树脂溢流至该透明封装胶体31的凸部311而发生溢胶问题。
接着即移除该第二封装模具34，借此形成包覆透明封装胶体31的非透光胶体35，并使该透明封装胶体31的光线穿透部310及导脚302外端外露出该非透光胶体35。
如图3F所示，之后再于外露出该非透光胶体35的导脚302外端镀上金属锡(Sn)或焊锡材料(solder)304，并将该导脚302弯折成型，以制得本发明的感测式半导体装置。
通过前述制法，本发明还揭示一种感测式半导体装置，包括：一芯片承载件，例如为一导线架30；至少一感测芯片32，接置且电性连接至该导线架30；透明封装胶体31，包覆该感测芯片32及部分导线架30，其中于该透明封装胶体31上对应该感测芯片32的感测区320上方设有一光线穿透部310；以及非透光胶体35，包覆该透明封装胶体31，且使该透明封装胶体31的光线穿透部310外露出该非透光胶体35。该导线架30具有一用以接置感测芯片32的芯片座301及多个设于该芯片座301周围以供与外界电性连接的导脚302。该芯片座301及导脚302内端镀有金属银303，以供感测芯片32接置至该芯片座301并透焊线321电性连接至该导脚302内端，并使该导脚302外端外露出透明封装胶体31及非透光胶体35，且在导脚302外端外露表面镀上金属锡或焊锡材料304，借此电性连接至外部装置。
因此，本发明的感测式半导体装置及其制法将至少一感测芯片接置且电性连接至如导线架的芯片承载件，并依序进行第一次及第二次的封装模压作业，以形成包覆该感测芯片及部分导线架的透明封装胶体，及形成包覆该透明封装胶体的非透光胶体，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部，且使该透明封装胶体的光线穿透部外露出该非透光胶体。如此，本发明仅须依次进行二次封装模压作业，而于导线架上形成包覆感测芯片的透明封装胶体及非透光胶体，且使透明封装胶体的光线穿透部外露出该非透光胶体，以供作为光线穿透面，即不须使用特定镀金导线架及额外设置盖板以减少制造工艺步骤及成本，并可避免现有技术中使用射出成型的多孔胶体结构所导致信赖性不佳及额外涂布透明胶防止制造工艺颗粒污染所造成费用增加问题，此外，本发明通过在透明封装胶体外再包覆非透光胶体，即可避免现有技术中仅利用透明树脂包覆感测芯片时，因周围干扰光线进入感测芯片而产生不良信号的问题。
第二实施例
请参阅图4，为本发明的感测式半导体装置及其制法第二实施例的示意图。
本实施例与前述实施例大致相同，主要差异在于本实施例中，透明封装胶体41仅形成于导线架40上接置有感测芯片42的一侧，借此包覆该感测芯片42，从而减少透明树脂的使用量。
第三实施例
请参阅图5，为本发明的感测式半导体装置及其制法第三实施例的示意图。
本实施例的感测式半导体装置及其制法与前述实施例大致相同，主要差异在于本实施例中，形成于感测芯片52感测区520上方的透明封装胶体51的光线穿透部510，亦即形成于透明封装胶体51表面的凸部511表面还可涂布覆盖例如黑色油墨等不透光材料56，以减少干扰的光线。
该不透光材料56形成有一开口560以外露出该凸部511的凹孔512及该凹孔512周围的部分凸部511面积，其中该开口560的面积约为该凹孔512面积的1.1-1.5倍，较佳为1.1倍。
第四实施例
请参阅图6A至图6C为本发明的感测式半导体装置及其制法第四实施例的示意图。
本实施例的感测式半导体装置及其制法与前述实施例大致相同，主要差异在于本实施例中，透明封装胶体61的光线穿透部为一设于该透明封装胶体61表面的凹部610，以于进行第二次封装模压作业时，提供一模腔顶面形成有一凸出部640的第二封装模具64，其中该凸出部640的位置对应于该透明封装胶体凹部610位置，且该凸出部640的面积为该透明封装胶体凹部610面积约1.1-1.5倍，较佳者为1.1倍，同时使导线架60第一表面至该透明封装胶体61表面的距离h大于该导线架60第一表面至该第二封装模具64的凸出部640表面距离H约0.05mm至0.15mm，从而使该透明封装胶体61形成有凹部610的表面充分顶抵于第二封装模具64的凸出部640，以避免于该第二封装模具64内填充黑色模压树脂时发生溢胶问题。
之后即可移除该第二封装模具64，以形成包覆该透明封装胶体61的非透光胶体65，并使该非透光胶体65表面形成有外露出该透明封装胶体凹部610(光线穿透部)的开口650，该开口650面积为该透明封装胶体凹部610面积约1.1-1.5倍，较佳者为1.1倍。
第五实施例
请参阅图7A及图7B为本发明的感测式半导体装置及其制法第五实施例的示意图。
本实施例的感测式半导体装置及其制法与前述实施例大致相同，主要差异在于本实施例中，透明封装胶体71的光线穿透部为一设于该透明封装胶体71表面的凹部710，以于进行第二次封装模压作业时，直接使该透明封装胶体71形成有凹部710的表面顶抵于第二封装模具74的模腔顶面，借此在该透明封装胶体71外表面形成有非透光胶体75，且令该透明封装胶体71形成有凹部710的一侧表面与该非透光胶体75表面齐平，且外露出该非透光胶体75；其中导线架70第一表面至该透明封装胶体71形成有凹部710的表面距离h大于该导线架70第一表面至该第二封装模具74的模腔顶面距离H约0.05mm至0.15mm，以使该透明封装胶体71形成有凹部710的表面充分顶抵于第二封装模具74的模腔顶面，借此避免在模腔中填充黑色封装树脂而形成非透光胶体75时发生溢胶问题。
接着于外露出该非透光胶体75的透明封装胶体71表面涂布例如黑色油墨的不透光材料76，其中该不透光材料76对应该透明封装胶体71表面的凹部710形成有开口760以外露出该凹部710，且该开口760面积约为凹部710面积的1.1-1.5倍，较佳为1.1倍。
第六实施例
请参阅图8为本发明的感测式半导体装置及其制法第六实施例的示意图。
本实施例的感测式半导体装置及其制法与前述实施例大致相同，主要差异在于本实施例中，在透明封装胶体81的表面还形成有粗糙结构810(例如凹洞、沟槽、凸出部等)，借此提升该透明封装胶体81与非透光胶体85间的结合力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如所附的权利要求所列。

Claims (33)

1.一种感测式半导体装置的制法，包括：
提供一芯片承载件，以将至少一感测芯片接置且电性连接至该芯片承载件；
形成包覆该感测芯片及部分芯片承载件的透明封装胶体，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部；以及
形成包覆该透明封装胶体的非透光胶体，且使该透明封装胶体的光线穿透部外露出该非透光胶体。
2.根据权利要求1所述的感测式半导体装置的制法，其中，该芯片承载件为导线架，其具有一芯片座及多个设于该芯片座周围的导脚，以供该至少一感测芯片接置于该芯片座上，并通过多个焊线而电性连接至该导脚内端，且使该导脚外端外露出该透明封装胶体及非透光胶体。
3.根据权利要求2所述的感测式半导体装置的制法，其中，该导线架的材料为金属铜，该芯片座及导脚内端表面镀上金属银，且该导脚外端表面镀有金属锡或焊锡材料。
4.根据权利要求1所述的感测式半导体装置的制法，其中，该光线穿透部为一设于该透明封装胶体表面的凸部，且于该凸部中形成有一凹孔，以供光线穿透。
5.根据权利要求4所述的感测式半导体装置的制法，还包括有一不透光材料覆盖于该凸部部分面积，且该不透光材料形成有一开口以外露出该凸部的凹孔及该凹孔周围部分凸部面积。
6.根据权利要求5所述的感测式半导体装置的制法，其中，该开口面积约为该凹孔面积的1.1-1.5倍，较佳为1.1倍。
7.根据权利要求4所述的感测式半导体装置的制法，其中，该非透光胶体的制法还包括：
将形成有包覆该感测芯片的透明封装胶体的芯片承载件置于封装模具中，并使该透明封装胶体的凸部顶抵于封装模具的模腔顶面；
于该模腔中填充模压树脂；以及
移除该封装模具，借此形成包覆透明封装胶体的非透光胶体，并使该透明封装胶体的凸部外露出该非透光胶体。
8.根据权利要求7所述的感测式半导体装置的制法，其中，该芯片承载件表面至该透明封装胶体凸部的顶缘距离大于该芯片承载件表面至该封装模具的模腔顶面距离。
9.根据权利要求1所述的感测式半导体装置的制法，其中，该透明封装胶体仅形成于芯片承载件上接置有感测芯片的一侧，借此包覆该感测芯片。
10.根据权利要求1所述的感测式半导体装置的制法，其中，该透明封装胶体形成于芯片承载件的两侧且包覆该感测芯片。
11.根据权利要求1所述的感测式半导体装置的制法，其中，该光线穿透部为一设于该透明封装胶体表面的凹部。
12.根据权利要求11所述的感测式半导体装置的制法，其中，该非透光胶体的制法包括：
提供一模腔顶面形成有一凸出部的封装模具，其中该凸出部的位置对应于该透明封装胶体凹部位置；
于该封装模具内填充模压树脂；以及
移除该封装模具，以形成包覆该透明封装胶体的非透光胶体，并使该非透光胶体表面形成有外露出该透明封装胶体凹部的开口。
13.根据权利要求12所述的感测式半导体装置的制法，其中，该封装模具凸出部的面积为该透明封装胶体凹部面积的1.1-1.5倍，较佳为1.1倍。
14.根据权利要求12所述的感测式半导体装置的制法，其中，该芯片承载件表面至该透明封装胶体表面的距离大于该芯片承载件表面至该封装模具的凸出部表面距离0.05mm至0.15mm。
15.根据权利要求11所述的感测式半导体装置的制法，其中，该非透光胶体的制法包括：
提供一封装模具，并使该透明封装胶体形成有凹部的表面顶抵于该封装模具的模腔顶面；
于该封装模具内填充模压树脂；以及
移除该封装模具，以形成包覆该透明封装胶体的非透光胶体，且使该透明封装胶体形成有凹部的一侧表面与该非透光胶体表面齐平，且外露出该非透光胶体。
16.根据权利要求15所述的感测式半导体装置的制法，还包括于外露出该非透光胶体的透明封装胶体表面覆盖一不透光材料，其中该不透光材料对应该透明封装胶体表面的凹部形成有开口以外露出该凹部。
17.根据权利要求16所述的感测式半导体装置的制法，其中，该开口面积约为凹部面积的1.1-1.5倍，较佳为1.1倍。
18.根据权利要求1所述的感测式半导体装置的制法，其中，该透明封装胶体与该非透光胶体的接触表面形成有粗糙结构。
19.一种感测式半导体装置，包括：
一芯片承载件；
至少一感测芯片，接置且电性连接至该芯片承载件，该感测芯片具有一感测区；
透明封装胶体，包覆该感测芯片及部分芯片承载件，其中于该透明封装胶体上对应该感测芯片的感测区上方设有一光线穿透部；以及
非透光胶体，包覆该透明封装胶体，且使该透明封装胶体的光线穿透部外露出该非透光胶体。
20.根据权利要求19所述的感测式半导体装置，其中，该芯片承载件为导线架，其具有一芯片座及多个设于该芯片座周围的导脚，以供该至少一感测芯片接置于该芯片座上，并通过多个焊线而电性连接至该导脚内端，且使该导脚外端外露出该透明封装胶体及非透光胶体。
21.根据权利要求20所述的感测式半导体装置，其中，该导线架的材料为金属铜，该芯片座及导脚内端表面镀上金属银，且该导脚外端表面镀有金属锡或焊锡材料。
22.根据权利要求19所述的感测式半导体装置，其中，该光线穿透部为一设于该透明封装胶体表面的凸部，且于该凸部中形成有一凹孔，以供光线穿透。
23.根据权利要求22所述的感测式半导体装置，还包括有一不透光材料覆盖于该凸部部分面积，且该不透光材料形成有一开口以外露出该凸部的凹孔及该凹孔周围部分凸部面积。
24.根据权利要求23所述的感测式半导体装置，其中，该开口面积约为该凹孔面积的1.1-1.5倍，较佳为1.1倍。
25.根据权利要求19所述的感测式半导体装置，其中，该透明封装胶体仅形成于芯片承载件上接置有感测芯片的一侧，借此包覆该感测芯片。
26.根据权利要求19所述的感测式半导体装置，其中，该透明封装胶体形成于芯片承载件的两侧且包覆该感测芯片。
27.根据权利要求19所述的感测式半导体装置，其中，该光线穿透部为一设于该透明封装胶体表面的凹部。
28.根据权利要求27所述的感测式半导体装置，其中，该非透光胶体表面形成有外露出该透明封装胶体凹部的开口。
29.根据权利要求28所述的感测式半导体装置，其中，该开口面积为该透明封装胶体凹部面积的1.1-1.5倍，较佳为1.1倍。
30.根据权利要求27所述的感测式半导体装置，其中，该透明封装胶体形成有凹部的一侧表面与该非透光胶体表面齐平，且外露出该非透光胶体。
31.根据权利要求30所述的感测式半导体装置，还包括有一不透光材料，覆盖住外露出该非透光胶体的透明封装胶体表面，且该不透光材料对应该透明封装胶体表面的凹部形成有开口以外露出该凹部。
32.根据权利要求31所述的感测式半导体装置，其中，该开口面积约为凹部面积的1.1-1.5倍，较佳为1.1倍。
33.根据权利要求19所述的感测式半导体装置，其中，该透明封装胶体与该非透光胶体的接触表面形成有粗糙结构。
CNA2007101491462A 2007-09-04 2007-09-04 感测式半导体装置及其制法 Pending CN101383297A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNA2007101491462A CN101383297A (zh) 2007-09-04 2007-09-04 感测式半导体装置及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA2007101491462A CN101383297A (zh) 2007-09-04 2007-09-04 感测式半导体装置及其制法

Publications (1)

Publication Number Publication Date
CN101383297A true CN101383297A (zh) 2009-03-11

Family

ID=40463050

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101491462A Pending CN101383297A (zh) 2007-09-04 2007-09-04 感测式半导体装置及其制法

Country Status (1)

Country Link
CN (1) CN101383297A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107240553A (zh) * 2017-05-11 2017-10-10 江苏钜芯集成电路技术股份有限公司 高密度光电鼠标芯片封装工艺
CN110473868A (zh) * 2018-05-09 2019-11-19 日月光半导体制造股份有限公司 光学系统及其制造方法
CN112499577A (zh) * 2020-12-19 2021-03-16 南京英锐创电子科技有限公司 封装结构、其制备方法和电子器件
CN114347395A (zh) * 2022-03-17 2022-04-15 威海嘉瑞光电科技股份有限公司 半导体光学器件的封装方法及其使用的装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107240553A (zh) * 2017-05-11 2017-10-10 江苏钜芯集成电路技术股份有限公司 高密度光电鼠标芯片封装工艺
CN107240553B (zh) * 2017-05-11 2019-11-12 江苏钜芯集成电路技术股份有限公司 高密度光电鼠标芯片封装工艺
CN110473868A (zh) * 2018-05-09 2019-11-19 日月光半导体制造股份有限公司 光学系统及其制造方法
CN112499577A (zh) * 2020-12-19 2021-03-16 南京英锐创电子科技有限公司 封装结构、其制备方法和电子器件
CN114347395A (zh) * 2022-03-17 2022-04-15 威海嘉瑞光电科技股份有限公司 半导体光学器件的封装方法及其使用的装置

Similar Documents

Publication Publication Date Title
US8093674B2 (en) Manufacturing method for molding image sensor package structure and image sensor package structure thereof
JP4369127B2 (ja) 光電素子配置
US20090057799A1 (en) Sensor semiconductor device and method for fabricating the same
CN100378933C (zh) 具有层合晶穴的半导体封装构造的制造方法
US20080105941A1 (en) Sensor-type semiconductor package and fabrication
US8987060B2 (en) Method for making circuit board
US6643919B1 (en) Method of fabricating a semiconductor device package having a core-hollowed portion without causing resin flash on lead frame
US20150035133A1 (en) Electronic modules and methods of making electronic modules
US20050161755A1 (en) Semiconductor package with photosensitive chip and fabrication method thereof
CN100416811C (zh) 光电芯片封装构造、制造方法及其芯片承载件
CN106298699A (zh) 封装结构以及封装方法
CN101383297A (zh) 感测式半导体装置及其制法
CN102779761B (zh) 用于封装半导体管芯的引线框架和方法
CN100533721C (zh) 芯片封装结构及其制造方法
TWI427748B (zh) 影像感測晶片封裝結構
CN100454505C (zh) 半导体装置及其制法
CN108336038B (zh) 封装结构、封装方法和摄像头模组
CN115810589A (zh) 芯片封装结构及其制作方法
JP2011238667A (ja) 固体撮像装置の製造方法および固体撮像装置
US20080303111A1 (en) Sensor package and method for fabricating the same
CN202549841U (zh) 半导体模块
CN108649041B (zh) 一种基于复合互连衬底的芯片封装结构及其方法
CN211555898U (zh) 一种感光芯片封装件
CN101231959A (zh) 感测式封装件及其制法
JP3212527B2 (ja) 光照射窓を有するｂｇａ型中空半導体パッケージ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090311