CN101351815B - 用于制造包含芯片的模内电路的制造方法和装置 - Google Patents

用于制造包含芯片的模内电路的制造方法和装置 Download PDF

Info

Publication number
CN101351815B
CN101351815B CN2006800501954A CN200680050195A CN101351815B CN 101351815 B CN101351815 B CN 101351815B CN 2006800501954 A CN2006800501954 A CN 2006800501954A CN 200680050195 A CN200680050195 A CN 200680050195A CN 101351815 B CN101351815 B CN 101351815B
Authority
CN
China
Prior art keywords
polymeric sheet
embedded
conductive strips
circuit
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800501954A
Other languages
English (en)
Other versions
CN101351815A (zh
Inventor
安卓尔·扣特
德特勒夫·杜舍克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Checkpoint Systems Inc
Original Assignee
Checkpoint Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Checkpoint Systems Inc filed Critical Checkpoint Systems Inc
Publication of CN101351815A publication Critical patent/CN101351815A/zh
Application granted granted Critical
Publication of CN101351815B publication Critical patent/CN101351815B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07718Constructional details, e.g. mounting of circuits in the carrier the record carrier being manufactured in a continuous process, e.g. using endless rolls
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/0775Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card arrangements for connecting the integrated circuit to the antenna
    • GPHYSICS
    • G08SIGNALLING
    • G08BSIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B13/00Burglar, theft or intruder alarms
    • G08B13/22Electrical actuation
    • G08B13/24Electrical actuation by interference with electromagnetic field distribution
    • G08B13/2402Electronic Article Surveillance [EAS], i.e. systems using tags for detecting removal of a tagged item from a secure area, e.g. tags for detecting shoplifting
    • G08B13/2428Tag details
    • G08B13/2437Tag layered structure, processes for making layered tags
    • G08B13/244Tag manufacturing, e.g. continuous manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/79Apparatus for Tape Automated Bonding [TAB]
    • H01L2224/7965Means for transporting the components to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49158Manufacturing circuit on or in base with molding of insulated base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49158Manufacturing circuit on or in base with molding of insulated base
    • Y10T29/4916Simultaneous circuit manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/14Layer or component removable to expose adhesive

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Computer Security & Cryptography (AREA)
  • Electromagnetism (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Casting Or Compression Moulding Of Plastics Or The Like (AREA)
  • Lining Or Joining Of Plastics Or The Like (AREA)
  • Surface Heating Bodies (AREA)

Abstract

在机械方向连续移动的聚合片被加热到略低于它的玻璃化热量温度以使塑料具有可延展性。电路(例如RFID芯片、EAS芯片、发射机应答器、集成电路)被放置在所述聚合片上并且被嵌入聚合片中,优选地具有耐高温的软(例如橡胶)辊子,其将电路压入塑料中而不会损坏电路。导电块或电线可以被应用在聚合片之上或者之内,与和电路可传导连接的电路的连接点(例如导电块)排成直线。导电带或者电线优选地被切割以形成间隙,该间隙在电线的切割截面处之间是绝缘的以避免电路短路和/或允许导电带或电线作为电路的天线发挥作用,并且因此形成芯片带或标签。所述聚合片因此为电路和电线提供一种保护器或防护。

Description

用于制造包含芯片的模内电路的制造方法和装置
与相关申请交叉参照的说明
本申请根据35 U.S.C.§119(e)要求2005年11月2日提出的申请号为No.60/732,898的临时申请和2006年4月7日提出的申请号为No.60/744,461的临时申请的优先权,它们的名称均为“模内芯片连接”,并在此引用其全部公开内容。 
技术领域
本发明涉及通讯装置,特别是涉及经常用作例如射频识别(RFID)电路的安全标签的制造。 
背景技术
芯片连接是昂贵的。现今RFID标签成本的两个最大的组成部分便是集成电路和该电路(其他的为公知的硅)到天线结构的连接。连接是一种机械过程并且不会从同样技术进步或者经济规模中受益,而提高芯片数量可帮助降低集成电路IC的成本。 
目前的芯片连接方法没有充分处理成本。中间芯片带的两步法通过重设成本获得提高成本的改善。但是,由于仍然需要连接,带没有直接解决问题,尤其对于较小的标签。而且,捆扎还使得将捆扎带连接到天线结构上而增加了又一个步骤。目前使用结合捆扎的标准连接技术的制造工艺,使得捆扎像传统的连接表面,如同通常发现的电路板技术一样,是硬的和不易弯曲的。但是,这样的捆扎使得它们本身不易集成到柔韧的标签上(例如,RFID标签)。众所周知标准的连接过程基于捆扎的解决方案,并且因此是不理想的。 
一个与现有技术相关的称为流体自装配(FSA)的附加方法提供了并不十分坚固的连接。因为芯片会发现它们自己的路径进入连接槽,由于 任何粘的东西都会阻止芯片自由移动进入槽中,芯片不能使用粘合剂或者助焊剂。利用流体自装配过程,连接被制成为在芯片连接垫和连接孔之间相切。这种与平面-边缘的连接不同于传统连接并比传统连接更不可靠,所述传统连接是平面-平面。流体自装配也限制能够使用的基层的类型。流体自装配(FSA)没有创造连接,它仅仅将标签放置在适当的载体中作为连接。目前实际使用的FSA方法模式为切断聚酯并在编织物上的适当位置在具有芯片的织物顶部叠压另一薄膜。然后背部编织物芯片连接垫区域上方的邻近处激光切割留下一个孔。这个孔用于填充导电油墨并且垂直于所述产生迹线的孔在背侧形成一个迹线。FSA过程是慢的并使用多个步骤,而且需要现有技术中高精确度技术。 
已知的线连接过程在Isaacson等人的美国专利No.5,708,419以及其它地方中被公开,其全部内容在此被一并参考。Isaacson讨论将集成电路(IC)连接到柔韧的或者不硬的基层上,所述基层通常不能被控制到高温,例如需要执行焊接过程的温度。在这种丝线连接过程中,芯片或者染料通过导线被附着在基层或载体上。芯片以芯片前侧面向上的方式被附着在基层上。导线首先被连接在芯片上,然后被绕圈并绑在基层上。典型的线连接过程包括的步骤有: 
1、将编织物推进到下一个连接点; 
2、停止; 
3、获取连接点的数字照片; 
4、计算连接位置; 
5、选取芯片 
6、移动芯片到连接点; 
7、使用照片反馈调整定位到实际的点位; 
8、放置或放下芯片; 
9、拍摄芯片的照片以定位连接垫; 
10、移动头部到芯片连接垫上; 
11、压下、震动和焊接导线到连接垫上; 
12、拔起移动芯片到基层连接垫上,沿线迹回到芯片垫; 
13、压下和焊接连接; 
14、拔起和切断线;和 
15、为每个连接重复步骤10-14。 
相反地,芯片和基层在倒装芯片包中的相互连接被制成通过直接放置在芯片表面上的导体焊料块体。然后所述成块的芯片被倒装并表面向下放置,且块体与基层电连接。 
在现有技术中,倒装芯片连接因为需要将每个芯片与微小的、精密切割的连接点相匹配,所以是昂贵的。由于芯片越来越小,这使得实际地切割和准备连接点变得更加困难。但是,倒装芯片过程可以考虑在线上连接的改进。典型的倒装芯片连接过程包括以下步骤: 
1、推进编织物到下一个连接点; 
2、停止; 
3、获取连接点的照片; 
4、计算连接位置; 
5、选取芯片 
6、移动芯片到连接点; 
7、使用照片反馈调整定位到实际的点位; 
8、放置芯片; 
9、超声振动定位头以焊接芯片;和 
10、缩回定位头。 
上述连接过程的步骤1至8中的每一个都基本上相同的。所述编织物必须停止以在基层中定位导电间隙并精确放置所述集成电路。相关的现有技术过程需要编织物被停止并且测量(例如,获取连接点的照片,计算连接定位,使用照片反馈调整定位到实际的点位)以便于所述芯片能够被准确地定位在需要连接的间隙并且被连接。 
在连接的过程中重复路线耗费时间,引起振动和磨损机械联接。这些联接也在绝对的位置产生不确定性。旋转或者持续装置优选为往复装置,部分因为停止和启动生产线总会减速和减少生产量。这将会有益于调整工具在过程中进行操作,所述过程也以已知的行进速度继续推进生 产线。 
现有技术存在的问题存在于将芯片放置到偶极子的过程中。放置到天线结构上的芯片容易破裂引起芯片故障,例如形成桥或者射频识别(RFID)电路的铝带。一种现有的解决方案是使用绝缘粘胶粘贴或者用焊剂处理在芯片放置过程中产生的缝隙,防止破裂的芯片进一步损坏。但是,这种解决方案不能解决在第一放置时芯片破裂的问题。提供一种防止在芯片放置过程中芯片破裂的解决方案是有益的。此处引述的所有参考文献都在此全部引用。 
发明内容
优选实施例包括集成电路(IC)的放置和嵌入方法。优选的方法为当聚合片被加热到低于或接近它玻璃化热量温度的温度时,使用被放置在柔韧的聚乙烯基膜层、薄膜或层(此处指“聚合片”)上的集成电路的(例如芯片)持续流,所述玻璃化热量温度是熔化所述聚合片的温度。在这种情况下,所述聚合片保持稳定,但允许芯片在精确的增量内被嵌入进聚合片中。所述芯片也可以被加热所以他们能够更加容易地镶入所述聚合片中。所述聚合片保持所述被嵌入的芯片并且在制造过程中加入一条电线(如果需要可以更多)以和所述芯片形成连接。如果被嵌入芯片的导电区域(例如,连接点,导电块(conductive bumps))没有暴露在外,所述电线可以被嵌入进芯片对侧的所述聚合片内以形成连接。当热,在这种方法下制造的产品(例如,芯片带(chip stap)、被嵌入的芯片)能够被再加热并铸模到其他塑料制品上。 
根据一个优选实施例,本发明包括用于制造模内电路的制造装置。所述制造装置包括加热器和加热位置。所述加热器将沿着机械的方向连续运动的聚合片(例如聚酯、聚亚安酯、聚苯乙烯等),加热到所述聚合片达到有延展性的状态。所述压力位置与加热位置相邻并且当芯片和聚合片连续地在机械方向上移动时,将放置在聚合片上的芯片嵌入进被加热的聚合片中。优选的制造装置也可以包括一相邻于所述压力位置的带涂抹器,当所述导电带和聚合片沿着机械的方向连续地移动以形成被嵌 入的导电带时该压力位置将导电带嵌入进相邻于所述芯片的聚合片并使导电带与所述芯片的导电区域可传导连接。所述带涂抹器可以包括将所述导电带分隔成多个导电带部分的分离位置,该分离位置在所述导电带的连续部分之间形成绝缘间隙,并且导电带的各自连续部分与通过压力位置嵌入的各自的芯片导电连接,所述压力位置在连续的部分之间桥接各自的绝缘间隙。 
本发明的另一个优选实施例包括用于制造模内电路的方法或者装置。所述方法包括沿着机械的方向连续移动聚合片,加热所述连续移动的聚合片到有延展性的条件,和当电路和聚合片连续地在机械的方向移动时,将芯片嵌入进被加热的聚合片中。所述用于制造模内电路的方法也可以包括当所述导电带和聚合片连续移动以形成被嵌入的导电带时,将导电带嵌入进聚合片中并与被嵌入的电路相连接。并且,所述方法也可以包括沿着所述机械的方向分隔所述被嵌入的导电带成多个导电带部分,并在所述导电带的连续部分之间形成绝缘间隙,所述连续部分与各自被嵌入的电路可传导的连接,桥接各自的绝缘间隙。在加热所述连续移动的聚合片到有延展性状态之前或之后,所述芯片可以被放置在所述聚合片的顶层之上。 
另一个优选实施例包括用于制造模内电路的方法。所述方法包括在聚合片的第一侧部定位电路和在第一侧部对侧的所述聚合片的第二侧部定位电线,在热压板之间放置电路、聚合片和电线,加热所述聚合片到有延展性的状态,将所述电路嵌入进被加热聚合片的第一侧部并将所述电线嵌入进被加热聚合片的第二侧部,和在被嵌入的电路和被嵌入的电线之间创建连接以形成模内电路。 
附图说明
本发明将结合以下附图进行描述,在这些附图中相同的附图标记代表相同的元件,并且其中: 
图1为根据本发明优选实施例一种模内电路和芯片连接制造装置的侧面剖视图; 
图2为根据本发明优选实施例所述模内电路和芯片连接方法的俯视图; 
图3为说明一种产生绝缘间隙典型方法的侧面剖视图; 
图4为说明另一种产生绝缘间隙典型方法的侧面剖视图; 
图5为在不同时间图4中典型方法的一部分的侧面剖视图; 
图6为根据本发明的另一优选实施例一种典型模内电路和芯片连接方法的侧面剖视图; 
图7为图6中典型方法的侧面剖视图;和 
图8中示出图6和图7中典型方法的一种典型结果。 
具体实施方式
图1和图2中示出了一种模内芯片带(in-mold chip strap)的典型实施例和制造模内芯片带的方法。从图1的侧面剖视图可以明显看出,用于制造嵌入芯片带的制造装置10包括加热器12和具有两个辊子16和18的旋转位置14,所述旋转位置将芯片20嵌入到还被引用为聚合片(polysheet)22的聚合层中(例如聚合物、聚酯、聚氨酯、聚苯乙烯、PVC等),所述聚合薄膜沿着机械方向24连续移动。聚合薄片包括第一层或侧部(例如顶部28)和位于所述第一层或侧部对侧的第二层或侧部(例如底部32)。在本优选实施例中,在聚合片被加热器12加热到略低于它的玻璃化热量温度之前所述芯片20被放置在聚合片22上。但是,本发明的范围不限于这个顺序,例如当所述芯片20被放置在聚合片上之前或同时所述聚合片22也可以被加热到略低于它的玻璃化热量温度。 
不限于特定的理论,优选的芯片20就像倒装芯片一样在工业中典型地熟知,并且包括适合于同天线结构传导连接的导电触点(例如导电块26),这将在下面更详细地展开描述。如图1所示,优选地在聚合物被加热器12加热之前芯片20被放置在聚合片22上。这样,在塑料被加热之前芯片20可以沿着聚合片22进行移动或滑动,这也可以限制芯片的横向移动。为了防止放置的芯片20在到达加热器之前沿着聚合片22滑动,芯片20也可以被连接在聚合片上。例如,在芯片放置之前塑料的顶部28 可以被预热以保持芯片,或者将连接剂、清漆或墨水能够加入到芯片20和顶部28之间用以连接并保持芯片,这些很容易被本领域技术人员理解。 
在所述芯片20被放置在聚合片22的顶部28上之后,聚合片被加热器12加热到略低于它的玻璃化热量温度。不限于特殊的理论,优选的加热器12包括使聚合片22的温度增加到略低于它的玻璃化热量温度(GT)的烤箱30,例如通过提供热量、辐射或者其他能能量给聚合片。所述聚合片的玻璃化热量温度可以被理解为聚合片熔化的温度。在本发明的优选实施例中,聚合片22并没有实际熔化,但是它被加热到接近但低于其GT温度,该温度使得聚合片处于可延展状态以吸收要被压入的芯片20,该芯片被嵌入聚合片,还使得聚合片保持它的结构完整性,也就是不脱落。在图1所示的典型实施例中,烤箱30加热聚合片22达到可延展的状态,于是芯片20可以被轻轻地嵌入聚合片中而不会损坏所述的芯片。 
如图1所示,芯片20被放置在聚合片22的顶部并且在向前通过烤箱30时保持在其上。被放置的芯片20和聚合片22在机械方向24上连续地移动通过旋转位置14,该旋转位置包括相邻于聚合片顶部28的辊子16,和相邻于聚合片底部32的辊子18。在图1中,辊子16逆时针方向旋转,并且第二辊子18顺时针方向旋转以便于在在机械的方向24上辊子的表面能与聚合片22相接触。在这样的排列中,辊子16和18可以帮助聚合片22在机械的方向上前进,尽管本发明不限于此。 
辊子16和18优选地由合成物(如橡胶,塑料)制成,所述合成物防止在聚合片22和芯片20的加热温度下产生变形。也就是当被暴露在聚合片和芯片的加热温度时,辊子16、18耐高温并且可以保持它们的形状和功能。优选地,辊子16由软橡胶合成物构成,所述软橡胶合成物使得辊子将芯片20推进聚合片22中而不会损坏芯片。当芯片20被嵌入聚合片时,辊子18为聚合片22提供支撑。因此,烤箱30和辊子16、18提供模内芯片嵌入在聚合片22中并由所述聚合片22保护的模内芯片。 
仍然参见图1,被嵌入的芯片20然后与天线结构可导电连接形成发射机应答器,例如,EAS和RFID标签。图1中示出了一种利用芯片连接位置34连接嵌入的芯片和天线结构的优选方法,芯片连接位置通过聚合 片22的第二侧部32嵌入一条或更多条电线40并与导电块26导电相连。所述芯片连接位置34包括沿着机械的方向24连续移动聚合片20的辊子36和38,这在如下内容更详细地展开描述。所述芯片连接位置34还包括加热器42(例如烤箱),所述加热器将电线40(例如导电带、杆、卷)加热到使触点上的聚合片软化的温度并允许辊子38通过将电线压入聚合片而将电线嵌入进可延展性的聚合片22中。可以理解,如果聚合片22由于被烤箱30加热仍然处于可延展状态,可以不需要该加热器42。如果聚合片22仍然处于可延展状态,那么当辊子38将电线40嵌入进聚合片22中时,只要聚合片可以变形以容纳电线,可以不需要电线40的热量。图1的实施例包括用于嵌入电线40而加热电线40的加热器42在名称为“电线嵌入桥”的美国专利申请No.11/551,995中也有详细描述,这个美国专利申请和本发明申请是同一发明人并且在此全部被引用参考。 
仍然参见图1,芯片连接位置34还包括调整单元44,它将电线40调整在一个预定的位置以帮助控制它在聚合片22上侧向的或横向位置。不限于特定的理论,制造装置10的芯片连接位置34还包括沿着机械方向纵向将电线40分隔为电线带48的分离位置46,所述电线带具有连续电线带之间的绝缘间隙50,这在如下的实施例中将详细描述。所述绝缘间隙50被形成在芯片20的导电块26之间并且允许导电线40用作各自芯片20的天线,所述导电线桥接绝缘间隙以形成芯片带或标签。其后在同一点上,电线带48被切割,例如被切割器52,以便为后续使用而分隔芯片带或标签。 
在操作中,聚合片22在机械方向24上移动通过制造装置10。烤箱30加热聚合片22到可延展状态,在所述状态聚合片能通过附加的力而变形,但是不会失去它自身的结构完整性。辊子16将芯片20嵌入聚合片22的顶部28中,并且辊子38将电线40嵌入底部32用于与芯片导电连接。辊子36、38优选由硬质橡胶或者金属构成可以控制聚合片连续推进所述薄膜。辊子38优选由具有足够的硬度将电线40压进聚合片22中并且耐高温的材料或合成物构成,以便于在由被加热的聚合片、被嵌入的芯片20和/或电线的温度影响下不会产生变形或其他不利影响。因此, 像辊子16和18,辊子36、38的形状不会被在与辊子接触中的芯片20、聚合片22和电线40的温度损坏,该温度包括足够高以熔化或者软化聚合片并使得其变形以容纳芯片和电线的温度。聚合片22成为芯片20和电线40的保护载体,防止对嵌入的产品产生不希望的损坏。 
调整单元44和加热器42(如果需要)为精确的和一致的放置在聚合片22中而准备电线40,优选地对着芯片的导电块26。在本实例中,加热位置42以本领域技术人员容易理解的方式加热电线40,例如通过向电线提供热量、辐射或者其他能量并引起电线的温度增加到足够的温度以熔化或者软化与电线相连的聚合片22并允许聚合片变形和当电线被辊子38压入聚合片中时容纳电线。调整单元44包括允许电线40通过的沟槽或者开口,以便电线可以按照需要被调整以在精确的位置被嵌入聚合片中。优选地,电线的调整位置被设置与嵌入芯片的导电块26配合。所述调整单元44优选地位于邻近辊子38,当被需要时可在被嵌入进聚合片22之前而防止电线40从它的被调整位置脱离。可以理解调整单元44不限于一个孤立的单元,只要调整单元为嵌入聚合片的电线提供调整,它可以连接于加热器42或辊子38,或成为加热器42或辊子38的一部分。 
仍然参见图1,电线40表示为作为导电带的卷绕线轴的起源,该导电带展开向聚合片22布设电线。可以理解电线原始的方式不限制本发明,电线轴只是电线原始的简单例子。因此电线40可以从其他源头到达加热位置42或者调整单元44,这对本领域技术人员而言是易于理解的。 
如现有技术中所知,如果在芯片的连接电之间没有导电间隙,具有连接在一个整体导体上的多个导电触点芯片或电路可能会短路。因此,在电线40被嵌入聚合片22之后,电线被分隔成电线带48。特别地,当被嵌入的电线和芯片与聚合片22在机械的方向24连续移动时,分离位置46在嵌入芯片20的导电块26之间切割被嵌入的电线40。在切割电线时,所述分离位置产生绝缘间隙50,所述绝缘间隙禁止各自分隔的电线带48之间导电连接,该电线带使得所述带被用做芯片的天线。 
图2是根据优选实施例的制造装置10的局部俯视图。不限于特定的理论,图2所示的典型实施例说明了制造装置怎样同时嵌入和连接多个 芯片的。例如,当薄膜在机械方向24上连续移动时,成行排列(例如每行3个芯片)的芯片同时被放置在聚合片22上。聚合片22连同被放置在其上的芯片被烤箱30加热到略低于它的玻璃化热量温度,并且芯片20通过前述的辊子16被嵌入进聚合片中。辊子38将多列(例如六列)的导电线40嵌入聚合片22的第二侧部32中,并且与被嵌入的芯片20可导电连接。在图2中嵌入的电线40被表示为虚线,因为他们被嵌入进通过俯视图直接可见的顶部28对侧的聚合片22的第二表面32中。如上面的讨论,分离位置48在具有绝缘间隙的嵌入电线40上产生间隙50。通过形成间隙50,所述分离位置46还限定电线带48保持在聚合片22中并且延伸到各自被嵌入芯片20的导电块26。为了将电线带48固定到嵌入芯片20,所述带可以被连接在导电块20上,优选地通过现有已知的压缩和加热方式形成机械连接。 
不限于特定的理论,图2中示出典型的实施例描述了并排放置在聚合片上并且同时进行移动的多个芯片(例如三个)。换言之,在每一列的芯片20都一起移动通过烤箱30,并同时被辊子16嵌入聚合片22中,被连接到线卷40等等的线上。当聚合片在机械方向24上连续移动时,电线40的队列(例如图2中所示的六条,每条纵向的芯片组中有两条)被调整单元44间隔分开并且同时被辊子38基本上平行地嵌入聚合片22中。如图1和图2中所示,在电线40的队列被辊子38嵌入的之后,所述电线的队列被分离位置46切割,所述分离位置46在每一列的连续电线带48之间形成绝缘间隙50。电线队列还被调整单元44排列为与芯片20的导电块26成直线,用于通过连接在电线带上的导电块与芯片导电相连。 
应该注意芯片20的尺寸和芯片的导电块26的数量对于本发明是不重要的,并且在此仅仅作为优选实施方式的一个实例。可以理解电线40的队列被嵌入以使得电线与导电块26排成直线,与根据需要由分离位置46形成的间隙50排成直线。例如,芯片20具有两个导电块26,能够从单条电线40被连接在连续电线带48上。而且,具有四个导电块26的芯片20可以优选地被连接到邻近的电线带40上,该电线带被分隔并从两列电线40起始,如图2的实施例所示。换言之,被嵌入进聚合片22中 电线的列数与要与电线连接的芯片20的导电块26的数量和结构相适应,这对本领域内普通技术人员是易于理解的。 
如上所述,分离位置46割穿被嵌入的电线40以形成导电间隙50。电线40必须在间隙50处被完全去移以避免电线将会基本上使得芯片短路的危险。有几种方法产生间隙50。一种优选的方法是利用激光,使得多余的金属精确地汽化。激光是优选的,因为激光切割器能够产生精确的切割而不会机械地碰触到所述的织物(例如聚合片22和被嵌入的电线40)。激光切割器在现有用于熔化电线的技术中也是熟知的。分离位置46还可以使用已知的采用一个或更多切割刀片的被成为“吻式切割(kisscut)”的方法在电线40上形成绝缘间隙50。 
如下将通过图3和图4的实施例讨论用以在电线40上形成传导间隙的其他方法。但是,应当注意无论使用激光、吻式切割、以下讨论的方法或者相当的方法,优选实施例的分离位置46能够让这种切割不会使得聚合片22产生减速。也就是聚合片22在芯片放置、偶极连接和间隙形成的过程中都连续地运动,例如以胶版印刷的速度。而且,所述切割利用小型的发射机应答器容许公差之内进行,发射机应答器包括例如具有例如100微米或更小尺寸的射频识别(RFID)芯片。所述容许公差允许在这种发射机应答器的触点(例如芯片20的导电块26)之间产生间隙,该间隙小于大约80微米,并且更优选地,小于大约20到30微米。 
而图3中描述了切割嵌入电线40的另一种方法。如图3所示,所述分离位置46包括具有刀片62的辊子60,刀片从辊子的圆周向外延伸到尖锐刀口64。所述刀片62适配于随着辊子60进行旋转并且当电线与聚合片18沿着机械的方向24连续移动时,接合并割穿嵌入的电线40。优选地,所述刀片62从辊子60的圆周延伸到允许刀片割穿电线40的长度,但是不会切割到嵌入电线对侧的芯片20,这样芯片不会被损坏。在操作中,刀片62割穿电线40并且与嵌入电线和芯片之间的聚合片的聚合物接触,但是刀片不会切割并且优选地不会触碰到所述芯片。图3中的分离位置46还包括位于辊子60对侧的聚合片22顶部28上的辊子66,并且当刀片62切割所述电线40以形成绝缘间隙50时,为聚合片提供支撑 或者支持。因此,由辊子66协助的所述辊子60将嵌入电线40切割成电线带48。 
图4中示出了分离位置46的另一个优选实施例。在这种方法中,分离位置46包括位于邻近聚合片22底部32的切割器70。所述切割器70包括一个刀片或者适于切割电线40的切割元件,切割元件在聚合片22的底部32的下方延伸,这在如下将进行更详细的描述。图4还描述了图1中所示的辊子16,和辊子18A。所述辊子18A是图1中示出的辊子18的可选择的滚动元件,并且在它的目的和材料方面与辊子18有些相似。例如如上对于辊子18所述,辊子18A包括嵌入电线40的弯曲部分72。但是,辊子18A还包括平面部分74,所述平面部分没有辐射延伸到辊子18A的弯曲部分72的圆周。在操作中,当辊子18A在旋转箭头76方向上旋转或滚动时,弯曲部分72通过将电线40压入聚合片的方式将电线40嵌入到具有可延展性的聚合片22中。但是,平面部分74不会推压电线进入聚合片。而是如图5所示,当辊子18A的平面部分74面对聚合片时,电线40保持在聚合片22下方。没有被嵌入的电线40保持在聚合片22的下方,作为一个暴露的电线部分78。当辊子18A继续它的旋转时,弯曲部分72再次通过推压进入具有可延展性的聚合片的方式将电线嵌入。电线40的周期性嵌入随着辊子18A与聚合片22在机械的方向24上连续移动而持续进行。 
参见图4,当聚合片在机械方向24上前进以产生绝缘间隙50并嵌入电线带48时,切割器70切割位于聚合片22底部32下方的被暴露的电线部分78。可选择地,在可选地嵌入电线以保护被嵌入的电线之后,被暴露的电线能被蚀刻掉。 
图6-8描述了本发明的另一种实施例。不限于特定的理论,该实施例包括提供与之前讨论的优选实施例相似的压缩或被嵌入芯片带的方法。特别地,在图6-8中描述的该实施例示出了用于提供模内芯片带的方法,所述方法不是像最优选实施例的方法一样的自动化。 
从图6的侧面剖视图可以看出,用于制造一种被嵌入的芯片带的制造装置100包括加热器102,该加热器具有热压板(thermal platen)104, 所述热压板加热聚合片22’的温度到略低于它的玻璃化热量温度的温度,例如通过向聚合片提供热量、辐射或者其他能量。所述聚合片22’可以为如前讨论的聚合物或塑料膜(例如聚合物、聚酯、聚氨酯、聚苯乙烯、PVC),或者为相似薄膜,所述聚合片的尺寸不限于本实施例。优选地,聚合片22’的尺寸为至少可部分地嵌入芯片20和电线40并且为被嵌入的芯片带提供完整性。 
所述热压板104在聚合片22’的对侧形成像熨斗一样的压力并且优选地在各自内部邻近聚合片的边缘包括非粘性表面(例如特氟纶)106、108。为了制造被嵌入的芯片带,例如,所述热压板104被设置成为芯片、电线40和聚合片22’提供热量和压力,由于热量可以使得聚合片达到具有可延展性,所述压力将芯片20和电线推压进入聚合片中。从图6(加压前)和图7中(加压后)可以看出,所述热压板对聚合片22’加热,具有非粘性表面106的热压板104将所述芯片20压入具有可延展的聚合片的顶部28中,并且具有非粘性表面108的热压板104将电线40(或者电线带48)压入具有可延展的聚合片的底部32中。优选地所述芯片20的导电块26与电线40、48排成直线以便于所述热压板104将导电块与电线按压接触,并且因此在芯片和电线之间提供导电连接。 
图8描述了在从所述制造装置100移动后,将芯片20和电线40嵌入为导电连接的所得到的聚合片22’。不限于特定的理论,由于聚合片对热压板104的任何粘性都被非粘性表面减弱,所以被嵌入的芯片20、电线40和聚合片22’的移除得益于非粘性表面106、108。导电块26之间的电线40可以在上述嵌入步骤之前或嵌入步骤之后被预切割以形成绝缘间隙。优选地所述绝缘间隙50在芯片20和电线48的嵌入之前被形成,如图8的右侧部分所示,因为不用担心损坏被连接的芯片,切割电线是更安全的。在图8左侧部分示出的芯片带仍然在被连接芯片的导电间隙之间的电线中需要一个间隙,以防止芯片短路。当然,绝缘间隙50能够利用分离位置46以上述讨论的方式或者以本领域内技术人员知道的方式而提供。 
不限于特定的理论,本发明的优选实施例提供了一种在连续的移动 中被嵌入聚合片中的模内电路。发明人已经公开了芯片的导电块与独立的多列电线相连接,如图2的实施例所示,将芯片电路和它的天线结构之间多余的寄生电容最小化,尤其是单独的天线带上部的芯片。所述寄生电容在芯片被用于较高频率(例如,超高频或更高)时变得更相关。当将芯片与天线结构耦合时,由于能产生多余的电容,降低了调谐频率,任何邻近的导体都会关联。所述由前述的制造装置和方法而制造的电路提供了额外的好处:通过最小化芯片和它的天线结构之间的连接点的导电重叠(conductive overlap)而最小化寄生电容。实际上,电线40优选的直径小于芯片20的导电块26的直径以进一步最小化传导重叠。 
不限于特定的理论,聚合片22的优选深度大约为50~75微米;芯片优选的深度大约为25~60微米;并且电线40优选的直径大约15~40微米。但是可以理解聚合片、芯片和电线的尺寸对于本发明是不重要的,其它的尺寸也可以被使用和被考虑在本发明的范围之内。优选地,聚合片22的深度大于芯片的深度并且近似等于芯片的深度和组合的电线40的直径。电线优选的不是绝缘的并且由导体制成(例如金、铝、铜)。 
可以理解上述描述的用于制造模内电路的方法和装置是本发明优选实施例的典型表示,并且仅用于说明而给出。换言之,本发明的内容可以容易地适用于多种优选实施例,包括在此公开的实施例。本发明已经被详细的描述并且参考特定的实例,显而易见对于本领域技术人员而言各种产生的变化和修改都会在不脱离本发明的精神和范围。例如,聚合片22可以随被放置在顶部的芯片而被加热,或者在芯片被放置之前加热聚合片。而且,本发明的范围不限于所述被说明的空间定位,并且发明的设备用于它预期的目的即使被定位成上部向下或者在实施例中公开的与设备的定位有关。上述描述产品能被重复加热和铸模于其他塑料中也应该被重视。没有进一步相近的细节,前述的内容完全地解释了本发明,通过适用现有或者将来的知识,容易地在各种使用条件下适用于相同的用途。 

Claims (21)

1.一种用于制造模内电路的制造装置,包括:
将连续沿着机械方向移动的聚合片加热到延展性状态的加热器;和
与所述加热器相邻的压力位置,当所述电路和聚合片沿所述机械方向连续移动时,所述压力位置将放置在聚合片上电路嵌入被加热的聚合片中,所述电路具有包括导电区域和绝缘区域的表面,其特征在于:
进一步包括与所述压力位置相邻的带涂抹器,当导电带和聚合片连续地沿着机械方向移动以形成嵌入的导电带时,所述带涂抹器将所述导电带嵌入与所述电路的所述表面相邻的聚合片内并将导电带与所述电路表面的导电区域相连接。
2.根据权利要求1所述的制造装置,还包括与所述带涂抹器相邻的加热位置,所述加热位置加热所述导电带以被嵌入所述聚合片中,和/或具有将所述导电带与所述表面的导电区域排成直线的隔片的调整单元。
3.根据权利要求2所述的制造装置,其特征在于:所述带涂抹器包括将所述导电带分隔成多个导电带部分的分离位置,所述分离位置在所述导电带的连续部分之间形成绝缘间隙,各个连续部分与对应的被嵌入的电路可传导的连接,以便于所述各个被嵌入的电路在对应的连续部分之间桥接相应的绝缘间隙。
4.根据权利要求3所述的制造装置,其特征在于:所述分离位置包括周期性地切除与嵌入在聚合片中的所述电路表面的绝缘区域相邻的被嵌入的导电带以形成绝缘间隙的激光器。
5.根据权利要求3所述的制造装置,其特征在于:所述分离位置包括机械地切割与嵌入聚合片中的电路表面的绝缘区域相邻的被嵌入的导电带以形成绝缘的刀片间隙。
6.根据权利要求3所述的制造装置,其特征在于:所述分离位置包括切割位置,所述切割位置切割被嵌入在连续电路之间的导电带,所述电路被嵌入在聚合片中连续地沿着机械的方向移动。
7.根据权利要求6所述的制造装置,其特征在于:所述切割位置包括连续地沿着机械的方向移动所述被嵌入的导电带的旋转位置,所述旋转位置包括切割所述导电带的刀片。
8.根据权利要求1所述的制造装置,其特征在于:所述带涂抹器包括与所述连续移动聚合片的第一侧部相邻的第一辊子和与所述连续移动聚合片的第二侧部相邻的第二辊子,第二辊子位于所述第一侧部的对侧推动所述导电带进入所述聚合片以嵌入所述导电带。
9.根据权利要求1所述的制造装置,其特征在于:所述带涂抹器包括与所述连续移动聚合片的第一侧部相邻的第一辊子和与所述连续移动聚合片的第二侧部相邻的第二辊子,和切割未被嵌入聚合片中的导电带的切割器,所述第二辊子位于所述第一侧部的对侧周期性地推动所述导电带进入所述聚合片以周期性地嵌入所述导电带。
10.根据权利要求1所述的制造装置,其特征在于:所述嵌入的导电带包括一对被嵌入在所述聚合片中基本上沿着机械的方向平行的导电线。
11.一种用于制造模内电路的制造装置,包括:
用于沿着机械方向连续移动聚合片的装置;
用于将所述连续移动聚合片加热至有延展性状态的装置;和
当所述电路和聚合片连续地移动进所述机械方向时,用于将放置在聚合片上电路嵌入被加热的聚合片中的装置,所述电路具有包括导电区域和绝缘区域的表面,其特征在于,
进一步包括当导电带和聚合片连续地沿着机械方向移动以形成被嵌入的导电带时用于将所述导电带嵌入进所述聚合片中的装置,并且该装置将导电带与所述被嵌入的电路导电连接。
12.根据权利要求11所述的制造装置,还包括用于沿着机械的方向将被嵌入的导电带分隔成多个导电带部分并在所述导电带的连续部分之间形成绝缘间隙的装置,所述连续部分与对应的被嵌入的电路导电连接,桥接相应的绝缘间隙。
13.根据权利要求11所述的制造装置,还包括用于在将所述导电带嵌入所述聚合片之前加热所述导电带的装置。
14.根据权利要求11所述的制造装置,还包括用于在将所述导电带嵌入所述聚合片之前将所述导电带与所述被嵌入电路的导电区域排成直线的装置。
15.根据权利要求12所述的制造装置,其特征在于:所述用于沿着机械的方向将被嵌入的导电带进行分隔的装置包括用于周期性地切割相邻于所述被嵌入电路的被嵌入导电带以形成绝缘间隙的装置。
16.一种用于制造模内电路的方法,包括:
沿着机械的方向连续移动聚合片;
将所述连续移动的聚合片加热到有延展性的状态;和
当电路和聚合片连续地沿机械的方向移动时,将放置在聚合片上的电路嵌入进被加热的聚合片,所述电路具有包括导电区域和绝缘区域的表面,其特征在于,
当导电带和聚合片连续移动以形成被嵌入的导电带时,将所述导电带嵌入进聚合片中并与被嵌入的电路相连接。
17.根据权利要求16所述的方法,还包括沿着所述机械的方向将所述被嵌入的导电带分隔成多个导电带部分,并在所述导电带的连续部分之间形成绝缘间隙,所述连续部分与对应的被嵌入的电路可导电的连接,桥接相应的绝缘间隙。
18.根据权利要求17所述的方法,其特征在于:所述用于沿着机械的方向将被嵌入的导电带进行分隔的步骤包括周期性地切割相邻于所述被嵌入电路的嵌入导电带以形成绝缘间隙。
19.根据权利要求18所述的方法,还包括在将所述导电带嵌入进所述聚合片之前加热所述导电带,
和/或在将所述导电带嵌入进所述聚合片之前将所述导电带与所述被嵌入电路的导电区域排成直线。
20.根据权利要求16所述的方法,还包括在将所述连续移动的聚合片加热到有延展性状态的步骤之前将所述电路放置在所述连续移动的聚合片的顶层上方。
21.根据权利要求20所述的方法,还包括在将所述电路放置在顶层上方之前加热所述连续移动的聚合片以便在将所述连续移动的聚合片加热到有延展性状态的步骤之前,将所述电路保持在连续移动的聚合片之上,和/或
在将所述电路放置在顶层之上的步骤之前在所述连续移动的聚合片的顶层之上涂抹连接层,以便在将所述连续移动的聚合片加热到有延展性状态的步骤之前将所述电路保持在连续移动的聚合片上方。
CN2006800501954A 2005-11-02 2006-11-01 用于制造包含芯片的模内电路的制造方法和装置 Expired - Fee Related CN101351815B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US73289805P 2005-11-02 2005-11-02
US60/732,898 2005-11-02
US74446106P 2006-04-07 2006-04-07
US60/744,461 2006-04-07
US11/554,237 US7621043B2 (en) 2005-11-02 2006-10-30 Device for making an in-mold circuit
US11/554,237 2006-10-30
PCT/US2006/060442 WO2007079277A2 (en) 2005-11-02 2006-11-01 Manufacturing method and device for making an in-mold circuit comprising a chip

Publications (2)

Publication Number Publication Date
CN101351815A CN101351815A (zh) 2009-01-21
CN101351815B true CN101351815B (zh) 2011-11-16

Family

ID=37996719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800501954A Expired - Fee Related CN101351815B (zh) 2005-11-02 2006-11-01 用于制造包含芯片的模内电路的制造方法和装置

Country Status (7)

Country Link
US (1) US7621043B2 (zh)
EP (1) EP1952315B1 (zh)
JP (1) JP4762317B2 (zh)
CN (1) CN101351815B (zh)
AU (1) AU2006332590B2 (zh)
CA (1) CA2628566C (zh)
WO (1) WO2007079277A2 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789378B (zh) * 2004-06-02 2012-07-04 株式会社半导体能源研究所 用于制造半导体器件的方法
TWI311358B (en) * 2005-11-16 2009-06-21 Advanced Semiconductor Eng Flip-chip integrated circuit packaging method
FR2901041B1 (fr) * 2006-05-12 2008-10-10 Eric Heurtier Etiquette integrant une antenne anti-vol rf et un transporteur rfid uhf
HK1109708A2 (en) * 2007-04-24 2008-06-13 On Track Innovations Ltd Interface card and apparatus and process for the formation thereof
WO2009060425A2 (en) * 2007-11-08 2009-05-14 On Track Innovations Ltd. Electronic interface apparatus and method and system for manufacturing same
FR2917895B1 (fr) * 2007-06-21 2010-04-09 Commissariat Energie Atomique Procede de fabrication d'un assemblage de puces reliees mecaniquement au moyen d'une connexion souple
US8094027B2 (en) * 2007-12-19 2012-01-10 Abbott Laboratories Method for molding an object containing a radio frequency identification tag
US20100301006A1 (en) * 2009-05-29 2010-12-02 Nilsson Peter L J Method of Manufacturing an Electrical Component on a Substrate
US20100301005A1 (en) * 2009-05-29 2010-12-02 Nilsson Peter L J Method of Manufacturing an Electrical Circuit on a Substrate
DE102009056122A1 (de) * 2009-11-30 2011-06-01 Smartrac Ip B.V. Verfahren zur Kontaktierung eines Chips
JP6658894B2 (ja) * 2016-08-17 2020-03-04 三菱電機株式会社 板状はんだの製造方法および製造装置
DE102018005568A1 (de) * 2018-07-13 2020-01-16 Mühlbauer Gmbh & Co. Kg Vorrichtung und Verfahren zur Herstellung von RFID Transpondern mit einer Gleitfläche

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1173735A (zh) * 1996-07-22 1998-02-18 检验点系统有限公司 在超柔基片上丝焊集成电路的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2757443A (en) * 1953-01-21 1956-08-07 Erie Resistor Corp Method of making printed circuits
US2955351A (en) * 1954-12-28 1960-10-11 Plast O Fab Circuits Inc Method of making a printed circuit
US3990142A (en) * 1973-10-02 1976-11-09 Jerobee Industries, Inc. Circuit board, method of making the circuit board and improved die for making said board
US5144600A (en) * 1992-07-05 1992-09-01 Cheng Peter S C Arrangement for and method of waking a sleeper
US5761801A (en) * 1995-06-07 1998-06-09 The Dexter Corporation Method for making a conductive film composite
US6111506A (en) * 1996-10-15 2000-08-29 Iris Corporation Berhad Method of making an improved security identification document including contactless communication insert unit
US6308406B1 (en) * 1998-08-12 2001-10-30 Thermotrax Corporation Method for forming an electrical conductive circuit on a substrate
US6892441B2 (en) 2001-04-23 2005-05-17 Appleton Papers Inc. Method for forming electrically conductive pathways
US7152317B2 (en) * 2003-08-08 2006-12-26 Shmuel Shapira Circuit forming method
JP4479209B2 (ja) * 2003-10-10 2010-06-09 パナソニック株式会社 電子回路装置およびその製造方法並びに電子回路装置の製造装置
US20070102486A1 (en) 2005-10-24 2007-05-10 Checkpoint Systems, Inc. Wire embedded bridge

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1173735A (zh) * 1996-07-22 1998-02-18 检验点系统有限公司 在超柔基片上丝焊集成电路的方法

Also Published As

Publication number Publication date
US7621043B2 (en) 2009-11-24
EP1952315B1 (en) 2016-08-17
JP4762317B2 (ja) 2011-08-31
WO2007079277A2 (en) 2007-07-12
AU2006332590A1 (en) 2007-07-12
CN101351815A (zh) 2009-01-21
EP1952315A2 (en) 2008-08-06
US20070098942A1 (en) 2007-05-03
CA2628566C (en) 2012-01-03
JP2009514703A (ja) 2009-04-09
AU2006332590B2 (en) 2010-07-01
CA2628566A1 (en) 2007-07-12
WO2007079277A3 (en) 2008-03-20

Similar Documents

Publication Publication Date Title
CN101351815B (zh) 用于制造包含芯片的模内电路的制造方法和装置
JP2700172B2 (ja) パターンを有するストリップの連続組み立て方法及び装置
US8171624B2 (en) Method and system for preparing wireless communication chips for later processing
US7141451B2 (en) Wireless communication medium and method of manufacturing the same
US7276436B2 (en) Manufacturing method for electronic component module and electromagnetically readable data carrier
CN101111855B (zh) 安置电子组件于基底上的方法及其布设装置
US20070102486A1 (en) Wire embedded bridge
US3859718A (en) Method and apparatus for the assembly of semiconductor devices
US20100230151A1 (en) Circuit layout and method and device for producing a circuit pattern on a substrate
JP2005512867A (ja) スマートラベルウェブおよびその製造方法
CN100390821C (zh) 制造发射机应答器的方法
JP2005115916A (ja) 無線通信媒体およびその製造方法
CN101384419A (zh) 金属丝嵌入式桥
MX2008005216A (en) Wire embedded bridge
MX2008005694A (en) Manufacturing method and device for making an in-mold circuit comprising a chip
CN115179571A (zh) 双界面卡制造工艺及双界面卡
KR20110131430A (ko) Rfid 태그, 이의 제작방법, 이를 이용한 패키징 구조체 및 제작방법
JP2009031958A (ja) 非接触型データキャリア用導電部材の製造方法および装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111116

Termination date: 20161101