CN101350625A - 一种高效通用的qc-ldpc码译码器及其译码方法 - Google Patents

Abstract

本发明提出了一种高效通用的QC－LDPC码译码器，其包括：通用处理器，其对数据存储区进行空间分配，并为数据的寻址建立索引；数据存储区，用于存储译码过程中所需的信息；硬件加速器，用于实现包括奇偶校验、校验节点更新、变量节点更新的信息处理运算中的部分或全部。本发明同时提出一种相应的QC－LDPC码译码方法，包括对变量节点信息进行初始化并对所述校验矩阵以行块为单位进行奇偶校验；若判断有校验方程不满足，则以行块为单位进行校验节点更新以及以列块为单位进行变量节点更新。本发明的译码器具有较强的通用性，提高了译码吞吐量，适用于规则或者非规则QC－LDPC码。

Description

一种高效通用的QC-LDPC码译码器及其译码方法

技术领域

本发明涉及数字通信系统中的纠错编码，尤其涉及一种纠错编码方式为QC-LDPC码的译码方法。

背景技术

数字信号在传输过程中由于受到噪声和干扰的影响会出现差错，在通信系统中一般采用纠错编码技术来保证可靠的传输。低密度校验(LDPC)码最早由Gallager提出，是一种校验矩阵非常稀疏的线性分组码，其校验矩阵中“1”的个数远小于“0”的个数。Mackay等人的进一步研究表明，LDPC码的性能在置信传播(BeliefPropagation)译码算法下可以接近香农极限(Shannon Limit)，而译码复杂度远比Turbo码低，且具有较低的误码平台(Error Floor)。因此，LDPC码被认为是目前最有前途的纠错编码方式之一。

为了解决LDPC码编码复杂度较高的问题，近年来提出了一种具有准循环(Quasi Circulant)结构的LDPC码。QC-LDPC码的校验矩阵由若干子矩阵构成。这些子矩阵要么是一个全零子阵，要么是一个由单位矩阵循环移位得到的循环置换矩阵(Circulant PermutationMatrix)。更一般的，非全零子阵还可以由多个循环置换矩阵构成。QC-LDPC码可以采用简单的移位寄存器的方式进行编码，同时由于其校验矩阵结构的规律性，可以大量减少校验矩阵所需的存储空间，且有利于译码过程中数据的寻址。

LDPC码的译码过程是一种不断迭代的消息传递(MessagePassing)过程，一般包括如下4个步骤：

1、初始化：根据接收到的码元信号，计算各变量节点的初始信息。

2、校验节点更新：各校验节点根据与之相连的变量节点传递来的信息，计算新的校验节点信息，并传递给与之相连的变量节点。

3、变量节点更新：各变量节点根据与之相连的校验节点传递来的信息，计算新的变量节点信息。

4、奇偶校验：将新的变量节点信息代入校验方程进行奇偶校验。若所有校验方程均满足，则说明译码成功；若有校验方程不满足，则将新的变量节点信息再次传递给校验节点，重复步骤2和3，直至译码成功或达到最大迭代次数。

LDPC译码器通常采用专用的硬件电路来实现，通过并行的结构来提高译码吞吐量，然而其固定的结构很难满足对不同参数(码长、码率)和校验矩阵结构的LDPC码进行译码。采用软件的方法虽然可以实现LDPC译码器的通用性，但是对于复杂的信息处理尤其是校验节点更新将消耗大量的运算时间，很难实现高效的译码吞吐量。

发明内容

为此，本发明针对QC-LDPC码的结构，采用软件的方式，辅以硬件加速器，提出了一种高效通用的QC-LDPC码译码器，其包括：

通用处理器，用于根据QC-LDPC码校验矩阵的结构，对数据存储区进行空间分配，同时为数据的寻址建立索引，以及用于对所述译码过程进行控制，对各信息处理运算进行调度，并在译码过程中实现包括奇偶校验、校验节点更新、变量节点更新的信息处理运算中的部分；

数据存储区，用于存储所述译码过程中所需的信息，所述信息包括变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息，针对QC-LDPC码校验矩阵准循环的特性，信息以块为单位进行存储；

硬件加速器，用于在译码过程中实现包括奇偶校验、校验节点更新、变量节点更新的信息处理运算中的部分或全部；

所述硬件加速器还包括：数据接口，用于对写入/读出数据的时序和格式进行适配；数据缓存器，用于存储信息处理过程中的中间变量；运算单元，用于完成对信息的运算处理；控制单元，用于对硬件加速器的运行过程进行控制。

本发明另一方面提出一种高效通用的QC-LDPC码译码方法，其包括以下步骤：

使用通用处理器、根据QC-LDPC码校验矩阵的结构、对数据存储区进行空间分配，同时为数据的寻址建立索引；

使用数据存储区存储所述译码过程中所需的信息，包括变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息，针对QC-LDPC码校验矩阵准循环的特性，信息以块为单位进行存储；

对数据存储区进行初始化，然后由通用处理器或硬件加速器以行块为单位进行奇偶校验；

若所有行块的校验方程均满足，则判决输出，若有校验方程不满足，则在通用处理器的调度下，由通用处理器或硬件加速器以行块为单位进行校验节点更新以及以列块为单位进行变量节点更新；

通用处理器与硬件加速器之间信息以块为单位进行传输；

若已达到最大迭代次数，则判决输出，否则再次进入奇偶校验的步骤，开始新一次的迭代。

本发明的QC-LDPC码译码器具有以下特点：

1、具有较强的通用性，可以对不同参数(码长、码率)和校验矩阵结构的QC-LDPC码进行译码；

2、由于将译码过程中较复杂的信息处理部分交由硬件加速器来完成，极大的提高了译码吞吐量，可满足宽带传输的要求；

3、针对QC-LDPC码校验矩阵准循环的特性，以块为单位对信息进行存储、处理和传输，提高了译码的效率。

4、可以适用于规则或者非规则QC-LDPC码。

5、可以适用于多种消息传递译码算法。

6、可以适用于多种消息传递调度策略。

附图说明

图1为本发明的QC-LDPC码译码器的构成框图；

图2为图1中的硬件加速器的一种优选结构图；

图3为优选实施例1中使用的QC-LDPC码校验矩阵H的结构图；

图4为优选实施例1中使用的QC-LDPC码译码器工作流程图；

图5为优选实施例1中的循环置换矩阵所对应的存储块示意图；

图6为优选实施例2中使用的QC-LDPC码译码器工作流程图。

具体实施方式

下面结合附图对本发明的高效通用的QC-LDPC码译码器的优选实施例进行详细说明。

图1为本发明的QC-LDPC码译码器的构成框图。

如图1所示，本发明的QC-LDPC码译码器由通用处理器1、数据存储区2和硬件加速器3三个部分组成。

通用处理器1根据QC-LDPC码校验矩阵的结构，对数据存储区2进行空间分配，同时建立查找表，存储校验矩阵的结构，为译码过程中数据的寻址提供索引。通用处理器1还负责对迭代译码的过程进行控制，通过对各信息处理单元的调度，实现不同的消息传递调度策略，如Flood、Turbo、Shuffle、Group Shuffle、Replica Shuffle等。

数据存储区2用于存储译码过程中所需的信息，如变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息。针对QC-LDPC码校验矩阵准循环的特性，将信息以块为单位进行存储，即为每一个循环置换矩阵分配一段存储块，其在整个存储区中的位置可以任意分配。

为了有利于译码过程中信息的处理和传输，同一行块(或列块)中循环置换矩阵所对应的存储块在数据存储区2中可以连续排放。例如当由硬件加速器3进行校验节点更新时，同一行块中循环置换矩阵所对应的存储块在数据存储区2中连续排放；当由硬件加速器进行变量节点更新时，同一列块中循环置换矩阵所对应的存储块在数据存储区2中连续排放。

特别地，对于规则QC-LDPC码，由于每一个列块(行块)中循环置换矩阵的数量相同，存储块在数据存储区2中还可以按一定的规律排放，以方便译码过程中对数据的寻址。例如同一行块中循环置换矩阵所对应的存储块在数据存储区2中连续地或者等间隔地排放；同一列块中循环置换矩阵所对应的存储块在数据存储区2中连续地或者等间隔地排放。

硬件加速器3可以是独立于通用处理器1之外的硬件电路，或者可以作为专用协处理器与通用处理器1集成在一起，还可以是在通用处理器1的指令集的基础上针对QC-LDPC译码增加的特殊指令集。硬件加速器3用于完成译码过程中的部分或者全部信息处理功能，如奇偶校验、校验节点更新、变量节点更新，余下的信息处理功能则由通用处理器1完成。

如图1所示，硬件加速器3由数据接口4、数据缓存器5、运算单元6和控制单元7这四个部分组成。数据接口4用于对写入/读出数据的时序和格式进行适配；数据缓存器5用于存储信息处理过程中的中间变量；运算单元6用于完成对信息的运算处理；控制单元7用于对硬件加速器3的运行过程进行控制。

在上述信息处理过程中，奇偶校验和校验节点更新以行块(RowBlock)为单位进行。由于循环置换矩阵中“1”的位置具有循环移位的特性，根据各循环置换矩阵相对于单位矩阵的偏移量，可以方便找到参与该行块的每一个校验方程的变量节点的位置并进行奇偶校验，同时也可以方便的找到参与该行块的每一个校验节点更新的变量节点的位置并计算新的校验节点信息。变量节点更新则以列块(Column Block)为单位进行。同样由于循环置换矩阵中“1”的位置具有循环移位的特性，根据各循环置换矩阵相对于单位矩阵的偏移量，可以方便找到参与该列块的每一个变量节点更新的校验节点的位置，并计算新的变量节点信息。

在上述信息处理过程中，通过采用不同的运算规则，可以实现如Standard BP、Min-Sum近似、Normalized BP、Offset BP等不同的译码算法。

由于校验节点更新部分的信息处理运算最为复杂，故该部分功能由硬件加速器3完成。另外，由于Min-Sum近似译码算法较适合硬件实现，且经过一定的修正后其性能与Standard BP译码算法相比几乎没有损失，故在进行校验节点更新时可以采用基于Min-Sum近似的改进译码算法。实现上述功能的硬件加速器的结构如图2所示。

图2为图1中的硬件加速器的一种优选结构图。

如图2所示，硬件加速器3中包括四个数据缓存器。符号(Sign)缓存器8用于存储变量节点信息的符号；最小值(Min)缓存器9用于存储参与同一个校验节点更新的变量节点信息绝对值的最小值；索引(Index)缓存器10用于存储取得所述最小值的变量节点的位置；次小值(Sub-Min)缓存器11用于存储参与同一个校验节点更新的变量节点信息绝对值的次小值。

通用处理器1以块为单位向硬件加速器3写入变量节点信息。输入数据接口13将信息的符号输入符号缓存器8，将其绝对值输入比较器12。由于循环置换矩阵中“1”的位置具有循环移位的特性，控制单元7根据各循环置换矩阵相对于单位矩阵的偏移量，可以方便的找到当前写入的变量节点信息参与第几个校验节点更新，通过将所述当前写入的变量节点信息绝对值与最小值缓存器9和次小值缓存器11中同样参与该校验节点更新的已写入的变量节点信息绝对值的最小值和次小值进行比较，得到新的最小值、次小值和最小值的位置，并根据所述的比较结果更新最小值缓存器9、次小值缓存器11和索引缓存器10存储的内容。

完成变量节点信息写入后，通用处理器1以块为单位从硬件加速器3读出校验节点信息。输出数据接口14根据符号缓存器8、最小值缓存器9、次小值缓存器11和索引缓存器10中的值，并经过一定的修正处理后，输出新的校验节点信息。

以下为本发明优选实施例1的说明。

图3为优选实施例1中使用的QC-LDPC码校验矩阵H的结构图。

如图3所示，本优选实施例中使用码长为9216、码率为1/2的(3，6)规则QC-LDPC码，其校验矩阵H由18×36个子矩阵构成，其中每一个子阵的大小为256。

校验矩阵H在垂直方向上分为18个行块，每一行块中循环置换矩阵的数量为6；同时在水平方向上分为36个列块，每一列块中循环置换矩阵的数量为3。从而该校验矩阵H中共有18×6＝36×3＝108个循环置换矩阵。

本实施例中的QC-LDPC码译码器中，通用处理器1由DSP(数字信号处理器)实现，数据存储区2为所述DSP的片内RAM(随机存储器)。奇偶校验和变量节点更新由DSP完成，校验节点更新则交由以FPGA(现场可编程门阵列)实现的硬件加速器3来完成。

本实施例中的QC-LDPC码译码器采用Normalized BP译码算法，具体计算公式如下。

初始化：

$Z_{\mathrm{nm}}^{\left(0\right)}={\mathrm{LLR}}_n---\left(1\right)$

$Z_n^{\left(0\right)}={\mathrm{LLR}}_n---\left(2\right)$

其中，Zn为变量节点n的信息，Z_nm为变量节点n传递给校验节点m的信息，LLR_n为各接收码元的对数似然比(Log-Likelihood Ratio)。

校验节点更新：

$L_{\mathrm{mn}}^{\left(i\right)}=\left(\underset{n^{\′}\∈N\left(m\right)\backslash n}{\mathrm{\Π}}\mathrm{sign}\left(Z_{n^{\′}m}^{(i-1)}\right)\right)\×\left(\frac{\underset{n^{\′}\∈N\left(m\right)\backslash n}{\min }\left|Z_{n^{\′}m}^{(i-1)}\right|}{\mathrm{\α}}\right)---\left(3\right)$

其中，L_mn为校验节点m传递给变量节点n的信息，N(m)\n表示与校验节点m相连的除变量节点n之外的所有变量节点的集合，上标i表示迭代次数，符号表示取符号运算，min表示取最小值运算，α为归一化因子。

变量节点更新：

$Z_{\mathrm{nm}}^{\left(i\right)}={\mathrm{LLR}}_n+\underset{m^{\′}\∈M\left(n\right)\backslash m}{\mathrm{\Σ}}{L}_{m^{\′}n}^{\left(i\right)}---\left(4\right)$

$Z_n^{\left(i\right)}={\mathrm{LLR}}_n+\underset{m^{\′}\∈M\left(n\right)}{\mathrm{\Σ}}{L}_{m^{\′}n}^{\left(i\right)}---\left(5\right)$

其中，M(n)\m表示与变量节点n相连的除校验节点m之外的所有校验节点的集合，M(n)表示与变量节点n相连的所有校验节点的集合。

上述译码过程要求数据存储区2包括三个部分，即LLR缓存器、Z缓存器和L缓存器。其中，LLR缓存器用于存储各接收码元的对数似然比LLR_n，共9216个数据；Z缓存器用于存储变量节点信息Z_n，共9216个数据；L缓存器用于存储校验节点信息L_mn和变量节点信息Z_nm，共108×256个数据，也就是为所述108个循环置换矩阵中的每个循环置换矩阵分配一段大小为256的存储块。由于每一列块中循环置换矩阵的数量相同，可以将同一列块中的循环置换矩阵对应的存储块在L缓存器中以36×256＝9216为间隔周期地排放。

由DSP建立3个查找表，即位置表(Position_Table)、偏移表(Shift_Table)和行块表(Row_Table)。所述位置表共18行，每一行6列，记录该行块中6个循环置换矩阵所对应的存储块在所述Z缓存器中的位置。所述偏移表共18行，每一行6列，记录该行块中6个循环置换矩阵相对于单位矩阵的偏移量。所述行块表共18行，每一行6列，记录该行块中6个循环置换矩阵所对应的存储块在L缓存器中的位置。

本优选实施例的QC-LDPC码译码器采用Flood的消息传递调度策略。

图4为优选实施例1中使用的QC-LDPC码译码器工作流程图。

如图所示，首先在步骤S41的初始化中，将变量节点信息Z_nm和Z_n(n＝1，2，...，9216，m＝1，2，...，4608)的值均初始化为LLR_n(n＝1，2，...，9216)。

然后步骤S42中对所有行块进行奇偶校验。奇偶校验以行块为单位进行。由于每一行块中参与奇偶校验的变量节点的位置具有准循环的特性，在对第i(i＝1，2，...，18)行块进行奇偶校验时，DSP根据所述位置表和偏移表的第i行，初始化6个指针使其分别指向参与第1个校验方程的6个变量节点信息Z_n在Z缓存器中的位置。

图5为优选实施例1中的循环置换矩阵所对应的存储块示意图。

如图所示，该存储块为某一偏移量为shift的循环置换矩阵所对应的存储块，其在Z缓存器中的位置为position，图中的标号表示该变量节点所参与的校验方程的序号。采用循环寻址(Circular Addressing)，可以方便找到参与该行块的每一个校验方程的6个变量节点信息Z_n在Z缓存器中的位置。利用Z_n的符号进行奇偶校验，直至完成该行块中的256个校验方程。

所有行块的奇偶校验完成后，进入步骤S43，判断是否满足所有的校验方程，若所有行块的校验方程均满足，则说明译码成功，根据Z_n的符号进入S47步骤，即判决输出。

若在S43步骤中，判断有校验方程不满足，则进入S44步骤，对所有行块进行校验节点更新。

校验节点更新同样以行块为单位进行。在对第i(i＝1，2，...，18)行块进行校验节点更新时，DSP根据所述行块表的第i行，可以找到该行块的6个循环置换矩阵所对应的存储块在L缓存器中的位置。通过输入数据接口13，将L缓存器中的该6块变量节点信息(每块256个数据)写入FPGA。

参见图2，FPGA中包括四个数据缓存器，即符号缓存器8、最小值缓存器9、索引缓存器10和次小值缓存器11。其中，符号缓存器8用于存储变量节点信息的符号，共包括6×256个符号；最小值缓存器9用于存储参与同一个校验节点更新(共256个校验节点)的变量节点信息绝对值的最小值，共包括256个数据；索引缓存器10用于存储取得所述最小值的变量节点的位置，共包括256个数据；次小值缓存器11用于存储参与同一个校验节点更新的变量节点信息绝对值的次小值，共256个数据。

FPGA将信息的符号输入符号缓存器8，将其绝对值输入比较器12。同样，由于每一行块中参与校验节点更新的变量节点的位置具有准循环的特性，FPGA根据所述偏移表的第i行，可以方便的找到当前写入的变量节点信息Z_nm参与第几个校验节点更新。通过将所述当前写入的变量节点信息绝对值与最小值缓存器9和次小值缓存器11中同样参与该校验节点更新的已写入的变量节点信息绝对值的最小值和次小值进行比较，得到新的最小值、次小值和最小值的位置，并根据比较结果更新最小值缓存器9、次小值缓存器11和索引缓存器10中的内容。

变量节点信息写入完成后，DSP通过输出数据接口14，将相应的6块校验节点信息(每块256个数据)从FPGA中读出，并更新L缓存器。FPGA根据符号缓存器8、最小值缓存器9、次小值缓存器11和索引缓存器10中的值，利用(3)式输出新的校验节点信息L_mn。

由于DSP与FPGA之间的数据传输可以采用DMA(直接存储器存取)的方式，所以在另外的实施例中，可以使得S42步骤的奇偶校验与S44步骤的校验节点更新同时进行，以进一步提高译码吞吐量。

S44步骤的所有行块的校验节点更新完成后，进入S45步骤，对所有的列块进行变量节点更新。

S45步骤中的变量节点更新以列块为单位进行。在对第j(j＝1，2，...，36)列块进行变量节点更新时，由于同一列块中的循环置换矩阵所对应的存储块在L缓存器中以9216为间隔周期地排放，故DSP可以方便的找到该列块的3个循环置换矩阵所对应的存储块在L缓存器中的位置。利用(4)式和(5)式计算新的变量节点信息Z_nm和Z_n，并更新L缓存器和Z缓存器的内容，直至完成该列块中的256个变量节点更新。

当S45步骤中所有列块的变量节点更新完成后，进入S46步骤，判断此时是否已达到最大迭代次数，若是，则直接进入S47步骤，即根据Z_n的符号判决输出；若否，则再次进入S42步骤，对所有行块进行奇偶校验，开始新一次的迭代。

以下为本发明优选实施例2的说明。

本优选实施例中使用码长为17280，码率为3/4的非规则QC-LDPC码，其校验矩阵H由120×480个子矩阵构成，每一个子阵的大小为36。

将校验矩阵H在垂直方向上分为120个行块，每一行块中循环置换矩阵的数量为R_i(i＝1，2，...，120)；在水平方向上分为480个列块，每一列块中循环置换矩阵的数量为C_j(j＝1，2，...，480)。校验矩阵H中共有 $K=\underset{i=1}{\overset{120}{\mathrm{\Σ}}}{R}_i=\underset{j=1}{\overset{480}{\mathrm{\Σ}}}{C}_j$ 个循环置换矩阵。

本优选实施例2的QC-LDPC码译码器的通用处理器1由嵌入式MPU(微处理器)实现，数据存储区2为片外SDRAM(同步动态随机存储器)。奇偶校验和变量节点更新由MPU完成，校验节点更新则交由以与MPU集成的协处理器实现的硬件加速器3来完成。

本优选实施例2的QC-LDPC码译码器采用Offset BP译码算法，具体计算公式如下。

初始化：

$Z_{\mathrm{nm}}^{\left(0\right)}={\mathrm{LLR}}_n---\left(6\right)$

$Z_n^{\left(0\right)}={\mathrm{LLR}}_n---\left(7\right)$

其中，Z_n为变量节点n的信息，Z_nm为变量节点n传递给校验节点m的信息，LLR_n为各接收码元的对数似然比。

校验节点更新：

$L_{\mathrm{mn}}^{\left(i\right)}=\left(\underset{n^{\′}\∈N\left(m\right)\backslash n}{\mathrm{\Π}}\mathrm{sign}\left(Z_{n^{\′}m}^{(i-1)}\right)\right)\×\max \{\left(\underset{n^{\′}\∈N\left(m\right)\backslash n}{\min }\right|Z_{n^{\′}m}^{(i-1)}\left|\right)-\mathrm{\β},0\}---\left(8\right)$

其中，L_mn为校验节点m传递给变量节点n的信息，N(m)\n表示与校验节点m相连的除变量节点n之外的所有变量节点的集合，上标i表示迭代次数，符号表示取符号运算，min表示取最小值运算，max表示取最大值运算，β为偏移因子。

变量节点更新：

$Z_{\mathrm{nm}}^{\left(i\right)}={\mathrm{LLR}}_n+\underset{m^{\′}\∈M\left(n\right)\backslash m}{\mathrm{\Σ}}{L}_{m^{\′}n}^{\left(i\right)}---\left(9\right)$

$Z_n^{\left(i\right)}={\mathrm{LLR}}_n+\underset{m^{\′}\∈M\left(n\right)}{\mathrm{\Σ}}{L}_{m^{\′}n}^{\left(i\right)}---\left(10\right)$

其中，M(n)\m表示与变量节点n相连的除校验节点m之外的所有校验节点的集合，M(n)表示与变量节点n相连的所有校验节点的集合。

上述译码过程中也需要三个数据存储区，即LLR缓存器、Z缓存器和L缓存器。其中，LLR缓存器用于存储各接收码元的对数似然比LLR_n，共包括17280个数据；Z缓存器用于存储变量节点信息Z_n，共包括17280个数据；L缓存器用于存储校验节点信息L_mn和变量节点信息Z_nm，共包括K×36个数据，即为每一个循环置换矩阵分配一段大小为36的存储块。为了有利于校验节点更新过程中MPU与协处理器之间的信息传输，同一行块中循环置换矩阵对应的存储块在L缓存器中连续排放。

由MPU建立4个查找表，即位置表(Position_Table)、偏移表(Shift_Table)、行块表(Row_Table)以及列块表(Column_Table)。所述位置表共120行，每一行包括R_i个有效数据，用于记录该行块中R_i个循环置换矩阵对应的存储块在Z缓存器中的位置；所述偏移表共120行，每一行包括R_i个有效数据，用于记录该行块中R_i个循环置换矩阵相对于单位矩阵的偏移量；所述行块表共120行，每一行包括R_i个有效数据，用于记录该行块中R_i个循环置换矩阵对应的存储块在L缓存器中的位置；所述列块表共480行，每一行包括C_j个有效数据，用于记录该列块中C_j个循环置换矩阵对应的存储块在L缓存器中的位置。

本优选实施例2中的QC-LDPC译码器采用Group Shuffle的消息传递调度策略。

图6为优选实施例2中使用的QC-LDPC码译码器工作流程图。

如图6所示，首先在步骤S601的初始化中，将变量节点信息Z_nm和Z_n(n＝1，2，...，17280，m＝1，2，...，4320)的值均初始化为LLR_n(n＝1，2，...，17280)。随后通过步骤S602将行块数i设为0，并通过步骤S603对行块数i进行循环。

然后进入S604步骤，对第i行块进行奇偶校验。奇偶校验以行块为单位进行。由于每一行块中参与奇偶校验的变量节点的位置具有准循环的特性，故在对第i(i＝1，2，...，120)行块进行奇偶校验时，MPU根据所述位置表和偏移表的第i行，可以方便的找到参与该行块的每一个校验方程的R_i个变量节点信息Z_n在Z缓存器中的位置。利用Z_n的符号进行奇偶校验，直至完成该行块中的36个校验方程。

这时进入步骤S605，判断是否满足当前行块的校验方程，如果当前行块的校验方程均满足，并且在S606步骤中判断i还未满120，则回到步骤S603并使得i加1，继续对下一行块进行奇偶校验，若在S606步骤中判断i为120，即所有行块的校验方程均满足，则说明译码成功，进入步骤S613，根据Z_n的符号判决输出。

如果在步骤S605中判断当前行块中有校验方程未能满足，则进入S607步骤，将列块数j初始为0，并通过步骤S608对列块数j进行循环。

对应于480个列块，将变量节点分为480个组。首先在步骤S609中对第1个列块相关的行块进行校验节点更新，即对第1个列块中的C₁个循环置换矩阵所在的行块进行校验节点更新，接着步骤S610中对第1个列块进行变量节点更新。

然后对第2个列块相关的行块进行校验节点更新，再对第2个列块进行变量节点更新，依次类推，只要在S611步骤中判断j未达到480，则返回步骤S608并使得j加1，继续对下一个列块相关的行块进行校验节点更新和对下一个列块进行变量节点更新。由于每一组变量节点更新后的新信息马上应用于之后各组的校验节点更新，可以有效的加快译码收敛速度，减少迭代次数，从而提高译码吞吐量。

校验节点更新同样以行块为单位进行。在对第i(i＝1，2，...，120)行块进行校验节点更新时，MPU根据所述行块表第i行，可以找到该行块的R_i个循环置换矩阵对应的存储块在L缓存器中的位置。通过内部数据总线，将L缓存器中的该R_i块变量节点信息(每块36个数据)写入协处理器，同时通知其该次写入的行块号i和该行块中循环置换矩阵的数量R_i。由于同一行块中循环置换矩阵对应的存储块在L缓存器中连续排放，故该R_i块变量节点信息可以连续写入。

协处理器中需要四个数据缓存器，即符号缓存器、最小值缓存器、索引缓存器和次小值缓存器，其工作原理同优选实施例1中FPGA的四个数据缓存器，不同之处在于本实施例中的符号缓存器存储Ri×36个符号，最小值缓存器、索引缓存器和次小值缓存器分别存储36个数据。

变量节点信息写入完成后，MPU通过内部数据总线，将相应的R_i块校验节点信息(每块36个数据)从协处理器中读出，并更新L缓存器。同样，由于同一行块中循环置换矩阵对应的存储块在L缓存器中连续排放，故该R_i块校验节点信息可以连续读出。协处理器根据符号缓存器、最小值缓存器、次小值缓存器和索引缓存器中的值，利用(6)式输出新的校验节点信息L_mn。

变量节点更新以列块为单位进行。在对第j(j＝1，2，...，480)列块进行变量节点更新时，MPU根据所述列块表的第j行，可以找到该列块的C_j个循环置换矩阵对应的存储块在L缓存器中的位置。利用(7)式和(8)式计算新的变量节点信息Z_nm和Z_n，并更新L缓存器和Z缓存器，直至完成该列块中的36个变量节点更新。

当步骤S611中判断结果为j＝480，即所有列块的变量节点更新完成时，进入S612步骤，判断此时是否已达到最大迭代次数，若是，则进入S613步骤，根据Z_n的符号判决输出，若否，则再次进入S602步骤进行奇偶校验，开始新一次的迭代。

以上为本发明的两个优选实施例的说明，但是本发明不局限于上述特定实施例子，在不背离本发明精神及其实质情况下，熟悉本领域技术人员可根据本发明作出各种相应改变和变形，但这些相应改变和变形都应属于本发明所附权利要求保护范围之内。

Claims (15)

1、一种高效通用的QC-LDPC码译码器，其特征在于，包括：

通用处理器(1)，用于根据QC-LDPC码校验矩阵的结构，对数据存储区(2)进行空间分配，同时为数据的寻址建立索引，以及用于对QC-LDPC码译码过程进行控制，对该译码过程中的各信息处理运算进行调度，并在该译码过程中实现包括奇偶校验、校验节点更新和变量节点更新的信息处理运算中的部分；

数据存储区(2)，用于存储所述译码过程中所需的信息，所述信息包括变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息，所述数据存储区(2)以块为单位对所述信息进行存储；

硬件加速器(3)，用于在译码过程中实现包括奇偶校验、校验节点更新、变量节点更新的信息处理运算中的部分或全部。

2、如权利要求1所述的译码器，其特征在于，所述硬件加速器(3)进一步包括：

数据接口(4)，用于对写入/读出数据的时序和格式进行适配；

数据缓存器(5)，用于存储信息处理过程中的中间变量；

运算单元(6)，用于完成对信息的运算处理；

控制单元(7)，用于对硬件加速器(3)的运行过程进行控制。

3、如权利要求2所述的译码器，其特征在于，所述数据缓存器(5)进一步包括：

符号缓存器(8)，用于存储变量节点信息的符号；

最小值缓存器(9)，用于存储参与同一个校验节点更新的变量节点信息绝对值的最小值；

索引缓存器(10)，用于存储取得所述最小值的变量节点的位置；

次小值缓存器(11)，用于存储参与同一个校验节点更新的变量节点信息绝对值的次小值。

4、如权利要求1所述的译码器，其特征在于，所述QC-LDPC码校验矩阵的同一行块或列块中的循环置换矩阵所对应的存储块在数据存储区(2)中连续排放。

5、如权利要求1所述的译码器，其特征在于，对于规则QC-LDPC码，其校验矩阵的同一行块或列块中的循环置换矩阵所对应的存储块在数据存储区(2)中连续或等间隔排放。

6、如权利要求1所述的译码器，其特征在于，硬件加速器(3)为独立于通用处理器(1)之外的硬件电路，或者与通用处理器(1)集成的专用处理器，或者是在通用处理器(1)指令集的基础上针对QC-LDPC码译码增加的特殊指令集。

7、如权利要求1所述的译码器，其特征在于，所述奇偶校验与校验节点更新同时进行，以进一步提高译码吞吐量。

8、如权利要求1所述的译码器，其特征在于，所述校验节点更新与变量节点更新交替地进行，以加快译码收敛速度，减少迭代次数。

9、一种高效通用的QC-LDPC码译码方法，其特征在于，该方法采用软件的方式并辅以硬件加速器实现QC-LDPC码译码过程，具体包括以下步骤：

使用通用处理器(1)、根据QC-LDPC码校验矩阵的结构、对数据存储区(2)进行空间分配，同时为数据的寻址建立索引；

使用数据存储区(2)存储所述QC-LDPC码译码过程中所需的信息，包括变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息，所述数据存储区(2)以块为单位对所述信息进行存储；

对数据存储区(2)进行初始化，然后由通用处理器(1)或硬件加速器(3)以行块为单位进行奇偶校验；

若所有行块的校验方程均满足，则判决输出，若有校验方程不满足，则在通用处理器(1)的调度下，由通用处理器(1)或硬件加速器(3)以行块为单位进行校验节点更新以及以列块为单位进行变量节点更新；

所述通用处理器(1)与硬件加速器(3)之间以块为单位对信息进行传输；

若已达到最大迭代次数，则判决输出，否则再次进入奇偶校验的步骤，开始新一次的迭代。

10、如权利要求9所述的译码方法，其特征在于，还包括如下步骤：

数据接口(4)将通用处理器(1)写入硬件加速器(3)的信息输入运算单元(6)；

控制单元(7)将数据缓存器(5)中的值输入运算单元(6)与所述写入的信息进行运算，并更新数据缓存器(5)存储的内容；

数据接口(4)根据数据缓存器(5)中的值，输出信息处理运算的结果。

11、如权利要求9或10所述的译码方法，其特征在于，所述校验节点更新包括如下步骤：

输入数据接口(13)将通用处理器(1)写入硬件加速器(3)的变量节点信息的符号输入符号缓存器(8)，同时将所述信息的绝对值输入比较器(12)；

控制单元(7)将最小值缓存器(9)和次小值缓存器(11)中参与同一个校验节点更新的变量节点信息的绝对值输入比较器(12)与所述写入的变量节点信息的绝对值进行比较，得到新的最小值、次小值和最小值的位置，并更新最小值缓存器(9)、次小值缓存器(11)和索引缓存器(10)存储的内容；

输出数据接口(13)根据最小值缓存器(9)、次小值缓存器(11)和索引缓存器(10)中的值，并经过一定的修正处理后，输出新的校验节点信息。

12、如权利要求9所述的译码方法，其特征在于，所述QC-LDPC码校验矩阵的同一行块或列块中的循环置换矩阵所对应的存储块在数据存储区(2)中连续排放。

13、如权利要求9所述的译码方法，其特征在于，对于规则QC-LDPC码，其校验矩阵的同一行块或列块中的循环置换矩阵所对应的存储块在数据存储区(2)中连续或等间隔排放。

14、如权利要求9所述的译码方法，其特征在于，所述奇偶校验与校验节点更新同时进行，以进一步提高译码吞吐量。

15、如权利要求9所述的译码方法，其特征在于，所述校验节点更新与变量节点更新交替地进行，以加快译码收敛速度，减少迭代次数。

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