CN112233720A - 低时延ldpc解码器的硬件实现方法、装置及解码器 - Google Patents

低时延ldpc解码器的硬件实现方法、装置及解码器 Download PDF

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Abstract

本发明实施例提供了一种低时延LDPC解码器的硬件实现方法、装置及解码器，该低时延LDPC解码器的硬件实现方法能同时完成行更新，列更新和校验，大大降低了解码所需的时间，降低解码器延迟。与此同时，能够免去普通解码过程中大量行更新和列更新的中间计算结果的缓存需求，大大减少了解码过程中所需的硬件缓存资源。该方法还能只针对非零行进行处理，省去了一些不必要的运算单元和寄存器。

Description

低时延LDPC解码器的硬件实现方法、装置及解码器
技术领域
本发明涉及数据存储技术领域，尤其涉及一种低时延LDPC解码器的硬件实现方法、装置及解码器。
背景技术
固态硬盘作为当前常用的存储设备被广泛应用于工业，生产，生活中。作为存储设备，对于固态硬盘的数据存储可靠性和数据读取的延时有很高的要求。一般常用的固态硬盘中主流应用低密度奇偶校验码LDPC纠错算法来保证用户的数据可靠性。
LDPC是SSD(固态硬盘)中常用的编解码算法，该算法主要基于传递每个单元的置信信息，并通过变量节点和校验节点之间的置信传递，来完成对于Flash存储信息的纠错过程。在当前主流LDPC硬件实现流程及方案往往会被解码矩阵的结构所限制。在当前主流LDPC应用过程中，硬件实现一般都需要将大量的中间计算结果缓存在SRAM内部(一般为2KB/4KB*内部数据位宽)，这样既消耗了ASIC RAM资源，也增加了IP处理的延时。
发明内容
鉴于上述问题，本发明提出了一种低时延LDPC解码器的硬件实现方法、装置及解码器，能够大大减少解码过程中所需的硬件缓存资源和IP处理延时。
本发明的一个方面，提供了一种低时延LDPC解码器的硬件实现方法，该方法包括：
接收上级数据输入模块按照每个时钟周期输入一个Circle Length的数据量传输给解码器的数据；
解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，在进行行更新的同时做数据校验，并且同时将收到的数据传输给下级模块；
若所有Circle Length的数据都传递完成，并且数据校验通过，则解码成功，输出解码成功状态给下级数据模块。
可选地，所述解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，包括：
计算所有行对应的最小值、次小值、符号位的积以及最小值位置。
可选地，若数据校验失败，所述方法还包括：
对解码器中各个行处理单元中的元素进行迭代更新；
对迭代更新后的做数据校验，并且同时将迭代更新后的数据传输给下级模块，直到解码成功或达到预设的最大迭代次数。
可选地，所述对解码器中各个行处理单元中的元素进行迭代更新，包括：
进行解码器中各个物理行中的非零行到行处理单元的映射；
映射完成后，将第一次校验周期得到的最小值，次小值，最小值位置的信息按照Circle Length的数据量为单元在每个行处理单元进行旋转计算，得到新的置信值，把每个行处理单元中的元素替换成新的置信值完成行更新；
将每列中所有行处理单元中的元素相加，将相加的和值减去每个行处理单元中元素本身的值替换更新该元素，并将和值的符号位进行校验和输出。
本发明的又一个方面，提供了一种低时延LDPC解码器的硬件实现装置，该装置包括：
输入模块，用于接收上级数据输入模块按照每个时钟周期输入一个CircleLength的数据量传输给解码器的数据；
处理模块，用于解码器在下一个时钟周期对上一个时钟周期输入的CircleLength数据做行更新，在进行行更新的同时做数据校验，并且同时将收到的数据传输给下级模块；
状态输出模块，用于若所有Circle Length的数据都传递完成，并且数据校验通过时，输出解码成功状态给下级数据模块。
可选地，所述处理模块，具体用于计算所有行对应的最小值、次小值、符号位的积以及最小值位置，以实现对输入的Circle Length数据的行更新。
可选地，所述处理模块，具体用于当数据校验失败时，对解码器中各个行处理单元中的元素进行迭代更新；对迭代更新后的做数据校验，并且同时将迭代更新后的数据传输给下级模块，直到解码成功或达到预设的最大迭代次数。
可选地，所述处理模块，具体用于进行解码器中各个物理行中的非零行到行处理单元的映射；映射完成后，将第一次校验周期得到的最小值，次小值，最小值位置的信息按照Circle Length的数据量为单元在每个行处理单元进行旋转计算，得到新的置信值，把每个行处理单元中的元素替换成新的置信值完成行更新；将每列中所有行处理单元中的元素相加，将相加的和值减去每个行处理单元中元素本身的值替换更新该元素，并将和值的符号位进行校验和输出。
此外，本发明实施例还提供了一种解码器，该解码器包括如上所述的低时延LDPC解码器的硬件实现装置。
本发明实施例提供的低时延LDPC解码器的硬件实现方法、装置及解码器，能同时完成行更新，列更新和校验，大大降低了解码所需的时间，降低解码器延迟。与此同时，能够免去普通解码过程中大量行更新和列更新的中间计算结果的缓存需求，大大减少了解码过程中所需的硬件缓存资源。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明实施例提供的一种低时延LDPC解码器的硬件实现方法的流程图；
图2为本发明另一实施例提供的一种低时延LDPC解码器的硬件实现方法的流程图；
图3为本发明实施例提供的一种低时延LDPC解码器的硬件实现装置的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非被特定定义，否则不会用理想化或过于正式的含义来解释。
LDPC解码算法是一种普通的分组码解码算法，在SSD固态硬盘中应用，码长一般为2KB/4KB，本实施例中以2KB码长应用为例进行说明。LDPC在硬件实现中，一般会定义一个预设数据长度作为固定的内部总线位宽，用于LDPC和上级数据模块间的数据传输，一般这个长度为Circle Length的长度，本实施例中将Circle Length的长度定义为212bit进行说明。现有LDPC实现方法中，一个时钟周期只能传输一个Circle Length的数据长度，即212bit，一个2KB的数据传输在内部总线端的数据传输就需要80多个时钟周期。本发明实施例提供的低时延LDPC解码器的硬件实现方法中，LDPC IP能保证解码数据处理的最小单元为一个Circle Length并且在不同的矩阵结构下可以保证均按照固定的顺序进行解码，因此IP在不同的矩阵结构下均可以对于输入数据边进行数据传输，边进行解码运算，大大减少了IP处理数据延时和避免了硬件实现中数据缓存的需求。
图1示意性示出了本发明一个实施例的低时延LDPC解码器的硬件实现方法的流程图。参照图1，本发明实施例的低时延LDPC解码器的硬件实现方法具体包括以下步骤：
S11、接收上级数据输入模块按照每个时钟周期输入一个Circle Length的数据量传输给解码器的数据。
S12、解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，在进行行更新的同时做数据校验，并且同时将收到的数据传输给下级模块。本实施例中，解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，具体包括：计算所有行对应的最小值、次小值、符号位的积以及最小值位置。
S13、若所有Circle Length的数据都传递完成，并且数据校验通过，则解码成功，输出解码成功状态给下级数据模块。
进一步地，若数据校验失败，则对解码器中各个行处理单元中的元素进行迭代更新。具体包括：进行解码器中各个物理行中的非零行到行处理单元的映射；映射完成后，将第一次校验周期得到的最小值，次小值，最小值位置的信息按照Circle Length的数据量为单元在每个行处理单元进行旋转计算，得到新的置信值，把每个行处理单元中的元素替换成新的置信值完成行更新；
将每列中所有行处理单元中的元素相加，将相加的和值减去每个行处理单元中元素本身的值替换更新该元素，并将和值的符号位进行校验和输出。
完成数据更新后，对迭代更新后的做数据校验，并且同时将迭代更新后的数据传输给下级模块，直到解码成功或达到预设的最大迭代次数。
下面通过一个具体实施例对本发明技术方案的内部数据流向进行详细说明，如图2所示，具体如下：
上级数据输入模块按照每个时钟周期输入一个Circle Length的数据量给解码器；
解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，行更新是求所有行对应的最小值、次小指、符号位的积以及最小值位置，行更新的同时做数据校验，并且同时输出数据给下级模块；
判断是否所有的Circle Length的信息都传递完成，若没有完成则继续后续数据传输，若所有的Circle Length的信息都传递完成，判断是否所有Circle Length的数据都通过数据校验，如果当前2KB长度的解码单元没有任何错误时，数据解码完成，输出解码状态给下级模块，当前帧解码完成，若当前2KB有错误的时候，解码模块将进入第一次计算迭代；
第一次迭代计算开始，由于最大列重(列重是每列非零元素的个数)小于矩阵总行数，每列计算时只需要最大列重数目的行处理单元并行处理，所以每列计算前，首先会有一个物理行中的非零行到行处理单元的映射。映射完成后，解码单元首先会把第一次校验周期得到的最小值，次小值，最小值位置的信息按照Circle Length为单元在每个行处理单元旋转，计算得到新的置信值，把每个元素成新的置信值完成行更新；
行更新完成后，进行列更新，列更新是将每列中所有行处理单元中的元素相加，相加的和减去每个行处理单元中元素本身的值来更新该元素。与此同时，将和的符号位进行校验和输出。列更新后反旋转，然后再反映射，开始下一次行更新。如果校验成功，则输出解码状态，解码完成，若校验不成功，则进入下一次迭代更新和校验周期，依次类推直到解码成功或者最大迭代次数，如达到最大迭代次数，依然校验不成功，则解码失败。
本发明实施例提供的低时延LDPC解码器的硬件实现方法，具有以下有益的技术效果。
对于不同的矩阵结构(此处主要为每个物理行的第一个有效单元的位置)，均可以保证数据解码处理的顺序性，确保解码器数据处理顺序和上级模块传输过来的数据顺序保持一致；
解码迭代过程需要的时钟数目少，只需要(码长/Circle Length)加几个额外的时钟周期；
解码迭代过程中不需要buffer来缓存；
解码器不需要过多的数据缓存，就能保证数据流的高效调度，一旦解码器达到校验条件，解码数据在校验之前已经传输到下级模块，无需额外时间输出；
在没有错误的情况下，解码数据输出和输入只有几个时钟的处理延时，硬件设计实现简单；
硬件IP对输入数据流没有任何约束，允许大压力连续输入和时钟周期间间断输入，IP只参与解码运算，不参与数据流的操作，通用性好并且应用简单。
对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。
图3示意性示出了本发明一个实施例的低时延LDPC解码器的硬件实现装置的结构示意图。所述低时延LDPC解码器的硬件实现装置设置于解码器，参照图3，本发明实施例的低时延LDPC解码器的硬件实现装置具体包括输入模块201、处理模块202以及状态输出模块203，其中：
输入模块201，用于接收上级数据输入模块按照每个时钟周期输入一个CircleLength的数据量传输给解码器的数据；
处理模块202，用于解码器在下一个时钟周期对上一个时钟周期输入的CircleLength数据做行更新，在进行行更新的同时做数据校验，并且同时将收到的数据传输给下级模块；
状态输出模块203，用于若所有Circle Length的数据都传递完成，并且数据校验通过时，输出解码成功状态给下级数据模块。
本发明实施例中，所述处理模块202，具体用于计算所有行对应的最小值、次小值、符号位的积以及最小值位置，以实现对输入的Circle Length数据的行更新。
本发明实施例中，所述处理模块202，具体用于当数据校验失败时，对解码器中各个行处理单元中的元素进行迭代更新；对迭代更新后的做数据校验，并且同时将迭代更新后的数据传输给下级模块，直到解码成功或达到预设的最大迭代次数。
进一步地，处理模块202，具体用于进行解码器中各个物理行中的非零行到行处理单元的映射；映射完成后，将第一次校验周期得到的最小值，次小值，最小值位置的信息按照Circle Length的数据量为单元在每个行处理单元进行旋转计算，得到新的置信值，把每个行处理单元中的元素替换成新的置信值完成行更新；将每列中所有行处理单元中的元素相加，将相加的和值减去每个行处理单元中元素本身的值替换更新该元素，并将和值的符号位进行校验和输出。
对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
此外，本发明实施例还提供了一种解码器，该解码器包括如上所述实施例所述的低时延LDPC解码器的硬件实现装置。例如2所示的输入模块201、处理模块202以及状态输出模块203。
本发明实施例提供的低时延LDPC解码器的硬件实现方法、装置及解码器，可以免去解码过程中对于整个数据包的缓存需求，对于任何解码矩阵，所有的数据计算单元均按照固定的传输顺序进行，大大减少了解码过程中所需的硬件缓存资源和IP处理延时。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
此外，本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种低时延LDPC解码器的硬件实现方法，其特征在于，该方法包括：
接收上级数据输入模块按照每个时钟周期输入一个Circle Length的数据量传输给解码器的数据；
解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，在进行行更新的同时做数据校验，并且同时将收到的数据传输给下级模块；
若所有Circle Length的数据都传递完成，并且数据校验通过，则解码成功，输出解码成功状态给下级数据模块。
2.根据权利要求1所述的方法，其特征在于，所述解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，包括：
计算所有行对应的最小值、次小值、符号位的积以及最小值位置。
3.根据权利要求1所述的方法，其特征在于，若数据校验失败，所述方法还包括：
对解码器中各个行处理单元中的元素进行迭代更新；
对迭代更新后的做数据校验，并且同时将迭代更新后的数据传输给下级模块，直到解码成功或达到预设的最大迭代次数。
4.根据权利要求3所述的方法，其特征在于，所述对解码器中各个行处理单元中的元素进行迭代更新，包括：
进行解码器中各个物理行中的非零行到行处理单元的映射；
映射完成后，将第一次校验周期得到的最小值，次小值，最小值位置的信息按照CircleLength的数据量为单元在每个行处理单元进行旋转计算，得到新的置信值，把每个行处理单元中的元素替换成新的置信值完成行更新；
将每列中所有行处理单元中的元素相加，将相加的和值减去每个行处理单元中元素本身的值替换更新该元素，并将和值的符号位进行校验和输出。
5.一种低时延LDPC解码器的硬件实现装置，其特征在于，该装置包括：
输入模块，用于接收上级数据输入模块按照每个时钟周期输入一个Circle Length的数据量传输给解码器的数据；
处理模块，用于解码器在下一个时钟周期对上一个时钟周期输入的Circle Length数据做行更新，在进行行更新的同时做数据校验，并且同时将收到的数据传输给下级模块；
状态输出模块，用于若所有Circle Length的数据都传递完成，并且数据校验通过时，输出解码成功状态给下级数据模块。
6.根据权利要求5所述的装置，其特征在于，所述处理模块，具体用于计算所有行对应的最小值、次小值、符号位的积以及最小值位置，以实现对输入的Circle Length数据的行更新。
7.根据权利要求5所述的装置，其特征在于，所述处理模块，具体用于当数据校验失败时，对解码器中各个行处理单元中的元素进行迭代更新；对迭代更新后的做数据校验，并且同时将迭代更新后的数据传输给下级模块，直到解码成功或达到预设的最大迭代次数。
8.根据权利要求7所述的装置，其特征在于，所述处理模块，具体用于进行解码器中各个物理行中的非零行到行处理单元的映射；映射完成后，将第一次校验周期得到的最小值，次小值，最小值位置的信息按照Circle Length的数据量为单元在每个行处理单元进行旋转计算，得到新的置信值，把每个行处理单元中的元素替换成新的置信值完成行更新；将每列中所有行处理单元中的元素相加，将相加的和值减去每个行处理单元中元素本身的值替换更新该元素，并将和值的符号位进行校验和输出。
9.一种解码器，其特征在于，该解码器包括如权利要求5-8任一项所述的低时延LDPC解码器的硬件实现装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1822510A (zh) * 2006-01-23 2006-08-23 南京大学 高速的减少存储需求的低密度校验码解码器
US20080028282A1 (en) * 2006-07-25 2008-01-31 Legend Silicon receiver architecture having a ldpc decoder with an improved llr update method for memory reduction
CN101350625A (zh) * 2007-07-18 2009-01-21 北京泰美世纪科技有限公司 一种高效通用的qc-ldpc码译码器及其译码方法
CN101924564A (zh) * 2009-06-17 2010-12-22 中国科学院微电子研究所 行列节点同步更新的部分并行准循环ldpc码译码器结构
CN103475378A (zh) * 2013-09-09 2013-12-25 复旦大学 一种适用于光通信的高吞吐率ldpc译码器
CN111384972A (zh) * 2018-12-29 2020-07-07 泰斗微电子科技有限公司 多进制ldpc解码算法的优化方法、装置及解码器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1822510A (zh) * 2006-01-23 2006-08-23 南京大学 高速的减少存储需求的低密度校验码解码器
US20080028282A1 (en) * 2006-07-25 2008-01-31 Legend Silicon receiver architecture having a ldpc decoder with an improved llr update method for memory reduction
CN101350625A (zh) * 2007-07-18 2009-01-21 北京泰美世纪科技有限公司 一种高效通用的qc-ldpc码译码器及其译码方法
US20100192044A1 (en) * 2007-07-18 2010-07-29 Dong Bai Qc-ldpc code decoder and corresponding decoding method
CN101924564A (zh) * 2009-06-17 2010-12-22 中国科学院微电子研究所 行列节点同步更新的部分并行准循环ldpc码译码器结构
CN103475378A (zh) * 2013-09-09 2013-12-25 复旦大学 一种适用于光通信的高吞吐率ldpc译码器
CN111384972A (zh) * 2018-12-29 2020-07-07 泰斗微电子科技有限公司 多进制ldpc解码算法的优化方法、装置及解码器

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