CN112134570A - 一种应用于深空通信的多模式ldpc译码器 - Google Patents

Abstract

本发明属于数字信号处理和集成电路技术领域，具体为一种应用于深空通信的多模式LDPC译码器。本发明面向CCSDS空间通信标准，其中的深空通信LDPC码具有准循环结构，本发明在此结构的基础上，译码流程采用TDMP算法，信息更新采用NMSA算法；并配置信息处理单元，实现支持多种模式、可根据外部参数进行配置的译码器结构。本发明对译码性能和吞吐率进行权衡，选择适当的译码迭代次数来保证这两项重要指标满足相应要求。FPGA测试结果表明，本发明能支持编码前信息帧长为1024，码率为1/2、2/3、4/5三种码型的译码，三种工作模式下的编码增益分别达到5dB、7dB、8dB，译码器吞吐率可达到100MHz以上。

Description

一种应用于深空通信的多模式LDPC译码器

技术领域

本发明属于数字信号处理和集成电路技术领域，具体涉及一种应用于深空通信的多模式 LDPC译码器。

背景技术

深空通信为地面与进入地球轨道之外的飞行器之间的通信，距离一般在200万千米以上，相比地面上的无线通信，深空通信距离较远，导致其通信延时较大，且信号衰减明显，信道信噪比较低。另外，由于信息传输形式的逐渐多样化，深空通信对系统数据传输速度的要求也不断提高。信道编解码是数字通信系统的重要组成部分，空间通信的特殊环境要求信道编解码方案的选择和具体实现能在保证较好译码性能的前提下达到较高的吞吐率。另外，深空通信距离跨度较大，信道条件多样，为应对这种情况，深空通信使用的信道纠错码可能有多种结构，如何使同一硬件电路可以支持多种码结构的编译码，即实现多模式的编译码器，也成为了一个重要挑战。

LDPC作为信道纠错码的一种，译码性能好，译码器便于实现、吞吐率高且易于实现可配置的电路结构，被CCSDS标准采用为深空通信中的信道纠错码方案，该方案由9种LDPC码组成，它们均为具有相似结构的QC-LDPC码，统称为AR4JA码。

TDMP算法将LDPC码的校验矩阵进行分层，并逐层进行译码信息更新，当所有层的信息更新均完成时，一次译码迭代结束，即每次迭代中，校验节点和变量节点的信息更新是交替完成的。相比于TPMP算法，TDMP算法的硬件实现不完全由校验矩阵结构决定，将该算法应用于 QC-LDPC码时，每个周期可进行若干个子矩阵的信息更新，更新的子矩阵个数可由电路设计者决定，每个子矩阵的结构都可以由矩阵维数和相对单位矩阵的移位值唯一确定，可以通过存储这些值，使译码器的结构和校验矩阵无关，从而设计支持多种码型的可配置译码器。节点信息的更新采用NMSA算法，这一算法对信息的更新运算进行了简化，从而减小了译码器的硬件吞吐率。这种TDMP和NMSA相结合的方式，凭借其灵活性高、硬件复杂度低的优点，成为了目前主流的LDPC译码器实现方法。

发明内容

本发明的目的在于提供一种应用于深空通信的多模式LDPC译码器。

本发明提供的LDPC译码器，译码流程采用TDMP算法，信息更新采用NMSA算法。TDMP算法将校验矩阵的基矩阵中每一行作为译码过程中的一层，并逐层进行译码。每一层的译码分为校验节点更新和变量节点更新两次扫描，在两次扫描中，每个时钟周期只更新一个子矩阵对应的节点信息。为详细描述TPMP算法，定义如下变量：

y_n：码元n经过AWGN信道后，接收端解调得到的原始信息；

I_n：变量节点n的本征信息；

R_mn：校验节点m传递给变量节点n的外信息；

L_mn：变量节点n传递给校验节点m的先验信息；

S_n：变量节点n的后验信息，也称和信息；

u_n：变量节点n的硬判决结果；

M(n)：与变量节点n相邻的校验节点集合；

N(m)：与校验节点m相邻的变量节点集合；

M(n)\m：除校验节点m外，与变量节点n相邻的校验节点集合；

N(m)\n：除变量节点n外，与校验节点m相邻的变量节点集合；

c_m：校验节点m；

v_n：变量节点n。

以下是TPMP算法的详细步骤：

(1)初始化

迭代译码开始前，变量节点的后验信息利用信道信息进行初始化；采用BPSK调制，信道噪声为AWGN时，若噪声功率为N₀，则信息初始化为：

同时，所有外信息R_mn初始化为0：

(2)各层子迭代过程：

校验节点信息更新如下：

对该层中任一校验节点c_m，变量节点v_n传递给它的先验信息L_mn的计算公式为：

即先验信息等于v_n的后验信息与上一次迭代c_m传递给v_n的外信息之差，然后更新校验节点到变量节点的外信息：

变量节点信息更新如下：

根据前面得到的先验信息和本次迭代更新的外信息，更新v_n的后验信息：

(3)重复步骤(2)，直到所有层对应的子迭代全部完成，本次迭代结束；

进一步地，

(4)停止迭代条件判断

后验信息更新后，对变量节点进行硬判决：

硬判决过后即得到码字u’，若u’·H结果为0(译码成功)或迭代次数达到最大值，结束译码并输出译码结果，同时根据译码是否成功输出译码成功标识位，否则重复以上步骤，进行新一次迭代。

本发明提供的LDPC译码器，NMSA算法中校验节点的信息更新公式如下：

R_mn＝α∏_{n′∈N(m)\n}sign(L_mn′)·min_{n′∈N(m)\n}|L_mn′|， (7)

其中，R_mn表示校验节点m传递给变量节点n的外信息，L_mn表示变量节点n传递给校验节点m 的先验信息，α表示归一化因子，M(n)\m：除校验节点m外，与变量节点n相邻的校验节点集合。经过软件仿真，NMSA算法中的归一化因子可选为0.75，能实现硬件复杂度和译码性能的平衡。

本发明提供的LDPC译码器，其整体结构框图如图2所示，包括：输入缓冲器，输出缓冲器，节点处理单元，控制模块，校验模块，以及存储后验信息的变量节点存储器(记为VNM)，存储压缩后外信息的存储器(记为CNM，CNM中存储的校验节点外信息为压缩后外信息，及将来自其所有相邻变量节点的外信息压缩为符号位、最小值、次小值、最小值位置)；暂存临时外信息的暂存存储器(记为TM)，存储译码控制指令的存储器(记为ROMs)；

首先，从ROMs中读取指令，通过控制模块对译码器进行配置，此配置在有译码过程中保持不变。然后当来自解调器的LLR信息到来时，首先被暂存到输入缓冲器中，然后进入存储系统(包括CNM、VNM、TM)，节点处理单元反复从存储系统中读取、计算并写回数据，当译码完成以后，将数据从存储系统中读出到输出缓冲模块，然后输出数据。每个模块的具体功能如下：来自解调器的LLR信息被暂存到输入缓冲器中，并在存满一帧数据后被分批存储到VNM的相应地址中，开始译码；节点处理单元是进行校验节点和变量节点信息更新的核心模块，负责实现节点信息的数据调度和计算；所述校验模块是在变量节点后验信息更新的同时进行奇偶校验，在一次迭代完成时给出校验结果，送到控制模块；输出缓冲器在译码完成后从VNM读取译码结果，存满一帧后将结果串行输出到后续模块；输入缓冲器和输出缓冲器均由寄存器组构建而成，同时需要一定的控制逻辑，以控制其行为并输出其状态信息；所述控制模块在上一次译码完成后，若检测到输入缓冲器输入完成的信号，就根据外部输入的码型信息确定指令的初始地址，开始从指令ROMs按顺序读取指令，先对译码器进行初始化配置(子矩阵大小、最大迭代次数等)，然后根据后续指令产生相应的控制信号以控制译码器其他模块的工作，开始译码；译码成功或迭代次数达到预先设定的最大值时，停止译码，控制输出缓冲器输出译码结果。

本发明中，所述节点处理单元，包括桶型移位器、加法器、FIFO(First InputFirst Output)、信息恢复单元、比较器，其总体架构如图6所示；包括第一轮子矩阵扫描中的信息传递(图中实线表示)，第二次扫描中的信息传递(图中虚线表示)。所述桶型移位器用于实现后验信息的移位，它在两次子矩阵扫描中的功能相同，可进行复用以减少资源消耗；桶型移位器处理后信息送入加法器；所述信息恢复单元根据当初处理的子矩阵位置编号，将压缩后的校验节点信息恢复为外信息；在第二次扫描中，信息恢复单元负责将来自TM的压缩后信息恢复为本次迭代得到的外信息，并将其送到加法器，以得到更新后的后验信息；所述加法器用于进行式(3)所示的加法运算(式(3)中用到的减法操作本质上可以转换为加法)，和式(5)中的加法运算；所述FIFO用于暂存第一次子矩阵扫描中产生的先验信息，并在第二次子矩阵扫描中按照与存入顺序相同的顺序读出；FIFO模块可以用寄存器组实现；所述比较模块获取当前子矩阵的L_mn的幅值，将其与A_m、B_m(A_m与B_m分别表示第m行前一次迭代产生的最小值与次小值)比较后，更新 TM中的相应信息。

本发明中，软信息的量化比特数选为7比特，VNM每个变量节点的后验信息为7比特，校验矩阵的最大行重为18，CNM中单个校验节点的信息为18+6+6+5＝35比特。本译码器支持的三种码型中，最大子矩阵维数为128，则VNM的端口位宽为7*128＝896比特，CNM的端口位宽为 35*128＝4480比特，VNM的深度取为基矩阵的最大列数即44，CNM的深度取为基矩阵的最大行数即12。

本发明对译码性能和吞吐率进行权衡，选择适当的译码迭代次数来保证这两项重要指标满足相应要求。FPGA测试结果表明，本发明能支持编码前信息帧长为1024，码率为1/2、2/3、 4/5三种码型的译码，三种工作模式下的编码增益分别达到5dB、7dB、8dB，译码器吞吐率可达到100MHz以上。

附图说明

图1为TDMP算法节点信息更新流程。

图2为译码器的整体结构框图。

图3为控制模块状态转移图。

图4为译码状态转移图。

图5为校验模块结构。

图6为节点处理单元的总体架构图。

图7为二输入置换网络。

图8为桶型移位器(p,c,P_M)结构。

图9为测试得到的译码器BER曲线图。

具体实施方式

下面结合附图对本发明进一步详细说明。

图3所示为多模式LDPC译码器控制模块中状态机的状态转移图，图中共有4个状态。初始状态时，译码器根据外部输入的码长码率信息，进行子矩阵维数、ROM选择等初始配置，然后等待有效输入数据的到来。在检测外部输入的帧同步信号为高电平后，状态机进入输入状态，输入模式中，译码器在输入使能信号为高电平时将来自信道的LLR信息输入到输入缓冲中，并监测来自输入缓冲器的输入完成信号。一帧数据输入完成后，进入译码状态，开始进行译码。译码完成后，译码器进入输出状态，将译码结果输出。在输入状态下，若帧同步信号再次变为高电平，译码器会清空输入缓冲器，重新开始数据输入。

图3中译码状态本身也是一个状态机，图4给出了它的状态转移图，反映了译码器的迭代过程。顶层状态机未进入译码状态时，本状态机维持在默认状态，译码状态开始后，状态机进入迭代开始状态，完成指令指针的复位等配置工作，然后进入行译码状态进行子矩阵的第一次扫描，第一次扫描结束后，状态机进入列译码状态，进行子矩阵的第二次扫描。扫描过程中，有一个计数器负责记录目前译码的行块数，若第二次扫描完成时，所译码行块为最后一个行块，则状态机由列译码状态进入迭代开始状态，否则进入行译码状态，进行下一个行块的译码。若状态机是由列译码状态进入迭代开始状态，需对迭代停止条件进行判断，若已满足停止条件，则状态机回到默认状态，本次译码完成，否则，进入行译码状态，进行下一次迭代。

图5为校验模块的结构图。由z个2输入异或门、z个对应的寄存器、一个z输入的或门、一个数据分配器，一个Mb位的寄存器组以及一个Mb输入的或门组成；其工作流程为：在第二次子矩阵扫描中，每更新一个子矩阵后验信息时，这些后验信息的符号位被同时送到校验模块，并与由寄存器暂存的本行块校验结果进行异或操作，进行异或操作的两组数各比特一一对应。一个行块译码完成后，暂存寄存器中的信息即为本行块对应所有校验方程的校验结果，将它们进行或运算后，存放到对应的校验结果寄存器中。所有行块更新完成后，将结果寄存器的各位再次进行或运算，若结果为1，则译码失败，否则译码成功。

图6为节点处理单元的总体架构图，图中实线表示第一轮子矩阵扫描中的信息传递，虚线表示第二次扫描中的信息传递。桶型移位器用于实现后验信息的移位，它在两次子矩阵扫描中的功能相同，可进行复用以减少资源消耗。式(3)中用到的减法操作本质上可以转换为加法，可以和第二次扫描时式(5)中的加法共用一组加法器，并由控制信号控制该加法器执行的运算。 FIFO(First Input First Output)用来暂存第一次子矩阵扫描中产生的先验信息，并在第二次子矩阵扫描中按照与存入顺序相同的顺序读出，本模块可以用寄存器组实现。信息恢复单元根据当初处理的子矩阵位置编号，将压缩后的校验节点信息恢复为外信息。比较模块获取当前子矩阵的L_mn的幅值，将其与A_m、B_m比较后，更新TM中的相应信息。在第二次扫描中，信息恢复单元负责将来自TM的压缩后信息恢复为本次迭代得到的外信息，并将其送到加法器，以得到更新后的后验信息。

可配置桶型移位器是一种将输入数据按照首尾相连的方式进行循环移位的一种电路结构，主要由输入数据数量p、向右循环移位值c和最大输入数据数量P_M三个参数决定其工作状态，用(p,c,P_M)表示。目前已经有一系列可配置桶型移位器的设计方案，但大多都假设p和P_M可以为任意值，由于灵活性和硬件资源是一对矛盾，这些设计硬件复杂度都比较高，其资源消耗在整个译码器的资源消耗中占据了相当大的比重。在AR4JA码中，子矩阵维数均为2的幂次，无需考虑其他p值取任意值的情况，可以设计比较规则的硬件结构。本发明中桶型移位器由一系列称为二输入置换网络的基本单元组成，图7给出了二输入置换网络的硬件结构，该结构由两个具有共有数据选择信号sel的二输入数据选择器(MUX)组成，两个输入数据分别为in0、in1，两个输出数据分别为out0、out1。sel值为0时，两个输出数据的顺序和输入数据相同，称为 BAR状态，sel值为1时，两个输入数据被置换位置并输出，称为CROSS状态。

(p,c,P_M)桶型移位器采用一种递归式的结构实现，其结构如图8所示。总体结构可划分为 3层，在P_M均为2的幂次时，第一层和第三层均由P_M/2个二输入置换网络组成，第二层由两个最大输入数据量为P_M/2的子桶型移位器构成，即每一级桶型移位器都包括两个子桶型移位器，按照这样的方法递归分解，直到P_M的值等于2，即桶型移位器变为二输入置换网络，递归完成。图8中也给出了三层之间的数据传递关系，第一层中所有二输入置换网络的out0从上到下依次输入到顶部的子移位器，而所有的out1从上到下依次输入到底部的子移位器。第二层到第三层的数据传递和第一层到第二层的数据传递呈镜像关系，即第二层顶部子移位器的输出从上到下依次输出到第三层所有二输入置换网络的in0，底部子移位器的输出从上到下依次输出到第三层所有二输入置换网络的in1。

经FPGA测试，译码器吞吐率可达到100MHz以上，编码增益在1/2、2/3、4/5三种码率下分别为9.4dB、7.8dB、5.7dB，图9给出了测试得到的译码器BER曲线图。

Claims (6)

1.一种应用于深空通信的多模式LDPC译码器，其特征在于，译码流程采用TDMP算法，信息更新采用NMSA算法；TDMP算法将校验矩阵的基矩阵中每一行作为译码过程中的一层，并逐层进行译码；每一层的译码分为校验节点更新和变量节点更新两次扫描，在两次扫描中，每个时钟周期只更新一个子矩阵对应的节点信息，具体流程为：

(1)初始化

迭代译码开始前，变量节点的后验信息利用信道信息进行初始化；采用BPSK调制，信道噪声为AWGN时，若噪声功率为N₀，则信息初始化为：

同时，所有外信息R_mn初始化为0：

(2)各层子迭代过程：

校验节点信息更新如下：

对该层中任一校验节点c_m，变量节点v_n传递给它的先验信息L_mn的计算公式为：

即先验信息等于v_n的后验信息与上一次迭代c_m传递给v_n的外信息之差，然后更新校验节点到变量节点的外信息：

变量节点信息更新如下：

根据前面得到的先验信息和本次迭代更新的外信息，更新v_n的后验信息：

(3)重复步骤(2)，直到所有层对应的子迭代全部完成，本次迭代结束；

所述NMSA算法中校验节点的信息更新公式如下：

R_mn＝α∏_{n′∈N(m)\n}sign(L_mn′)·min_{n′∈N(m)\n}|L_mn′|， (7)

其中，R_mn表示校验节点m传递给变量节点n的外信息，L_mn表示变量节点n传递给校验节点m的先验信息，α表示归一化因子；y_n：码元n经过AWGN信道后，接收端解调得到的原始信息；I_n：变量节点n的本征信息；S_n：变量节点n的后验信息，也称和信息；u_n：变量节点n的硬判决结果；M(n)：与变量节点n相邻的校验节点集合；N(m)：与校验节点m相邻的变量节点集合；M(n)\m：除校验节点m外，与变量节点n相邻的校验节点集合；N(m)\n：除变量节点n外，与校验节点m相邻的变量节点集合；c_m：校验节点m；v_n：变量节点n。

2.根据权利要求1所述的应用于深空通信的多模式LDPC译码器，其特征在于，包括：输入缓冲器，输出缓冲器，节点处理单元，控制模块，校验模块，以及存储后验信息的变量节点存储器(记为VNM)，存储压缩后外信息的存储器(记为CNM)；暂存临时外信息的暂存存储器(记为TM)，存储译码控制指令的存储器(记为ROMs)；

首先，从ROMs中读取指令，通过控制模块对译码器进行配置，此配置在有译码过程中保持不变；然后当来自解调器的LLR信息到来时，首先被暂存到输入缓冲器中，然后进入存储系统，存储系统包括CNM、VNM、TM；节点处理单元反复从存储系统中读取、计算并写回数据，当译码完成以后，将数据从存储系统中读出到输出缓冲模块，然后输出数据；每个模块的具体功能如下：输入缓存接收来自解调器的LLR信息，在存满一帧数据后被分批存储到VNM的相应地址中，开始译码；节点处理单元用于进行校验节点和变量节点信息更新，负责实现节点信息的数据调度和计算；所述校验模块是在变量节点后验信息更新的同时进行奇偶校验，在一次迭代完成时给出校验结果，送到控制模块；输出缓冲器在译码完成后从VNM读取译码结果，存满一帧后将结果串行输出到后续模块；输入缓冲器和输出缓冲器均由寄存器组构建而成，同时需要一定的控制逻辑，以控制其行为并输出其状态信息；所述控制模块在上一次译码完成后，若检测到输入缓冲器输入完成的信号，就根据外部输入的码型信息确定指令的初始地址，开始从指令ROMs按顺序读取指令，先对译码器进行初始化配置，然后根据后续指令产生相应的控制信号以控制译码器其他模块的工作，开始译码；译码成功或迭代次数达到预先设定的最大值时，停止译码，控制输出缓冲器输出译码结果。

3.根据权利要求2所述的应用于深空通信的多模式LDPC译码器，其特征在于，所述节点处理单元包括桶型移位器、加法器、FIFO、信息恢复单元、比较器，具有第一轮子矩阵扫描中的信息传递，第二次扫描中的信息传递；所述桶型移位器用于实现后验信息的移位，它在两次子矩阵扫描中的功能相同，可进行复用以减少资源消耗；桶型移位器处理后信息送入加法器；所述信息恢复单元根据当初处理的子矩阵位置编号，将压缩后的校验节点信息恢复为外信息；在第二次扫描中，信息恢复单元负责将来自TM的压缩后信息恢复为本次迭代得到的外信息，并将其送到加法器，以得到更新后的后验信息；所述加法器用于进行式(3)所示的运算，和式(5)所示运算；所述FIFO用于暂存第一次子矩阵扫描中产生的先验信息，并在第二次子矩阵扫描中按照与存入顺序相同的顺序读出；FIFO模块用寄存器组实现；用A_m与B_m分别表示第m行前一次迭代产生的最小值与次小值，所述比较模块获取当前子矩阵的L_mn的幅值，将其与A_m、B_m比较后，更新TM中的相应信息。

4.根据权利要求3所述的应用于深空通信的多模式LDPC译码器，其特征在于，所述桶型移位器主要由输入数据数量p、向右循环移位值c和最大输入数据数量P_M三个参数决定其工作状态，用(p,c,P_M)表示；所述桶型移位器由一系列称为二输入置换网络的基本单元组成，该结构由两个具有共有数据选择信号sel的二输入数据选择器(MUX)组成，两个输入数据分别为in0、in1，两个输出数据分别为out0、out1；sel值为0时，两个输出数据的顺序和输入数据相同，称为BAR状态，sel值为1时，两个输入数据被置换位置并输出，称为CROSS状态。

5.根据权利要求4所述的应用于深空通信的多模式LDPC译码器，其特征在于，所述桶型移位器(p,c,P_M)采用递归式的结构实现，其总体结构划分为3层，在P_M均为2的幂次时，第一层和第三层均由P_M/2个二输入置换网络组成，第二层由两个最大输入数据量为P_M/2的子桶型移位器构成，即每一级桶型移位器都包括两个子桶型移位器，按照这样的方法递归分解，直到P_M的值等于2，即桶型移位器变为二输入置换网络，递归完成。

6.根据权利要求2所述的应用于深空通信的多模式LDPC译码器，其特征在于，所述校验模块，由z个2输入异或门、z个对应的寄存器、一个z输入的或门、一个数据分配器，一个Mb位的寄存器组以及一个Mb输入的或门组成；其工作流程为：在第二次子矩阵扫描中，每更新一个子矩阵后验信息时，这些后验信息的符号位被同时送到校验模块，并与由寄存器暂存的本行块校验结果进行异或操作，进行异或操作的两组数各比特一一对应；一个行块译码完成后，暂存寄存器中的信息即为本行块对应所有校验方程的校验结果，将它们进行或运算后，存放到对应的校验结果寄存器中；所有行块更新完成后，将结果寄存器的各位再次进行或运算，若结果为1，则译码失败，否则译码成功。

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