CN101282115A - 多沟道半导体集成电路 - Google Patents

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CN101282115A CNA2008100835566A CN200810083556A CN101282115A CN 101282115 A CN101282115 A CN 101282115A CN A2008100835566 A CNA2008100835566 A CN A2008100835566A CN 200810083556 A CN200810083556 A CN 200810083556A CN 101282115 A CN101282115 A CN 101282115A
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松永弘树
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Abstract

本发明公开了一种多沟道半导体集成电路。该半导体集成电路包括：高侧晶体管、低侧晶体管、驱动高侧晶体管的电平位移电路以及驱动低侧晶体管的预驱动电路，且以高侧晶体管与低侧晶体管的连接点作为输出端。电平位移电路还包括：栅极被预驱动电路驱动的第一及第二N型MOS晶体管、以及阳极连接在未连接高侧晶体管的栅极的第一及第二N型MOS晶体管的漏极上且阴极连接在输出端的二极管。

Description

多沟道半导体集成电路
技术领域
本发明涉及一种半导体集成电路。特别涉及用以驱动等离子显示器等电容性负载的多沟道半导体集成电路。
背景技术
作为现有技术中的高耐压驱动电路，由P沟道MOS晶体管和N沟道MOS晶体管构成的半桥电路已为人所知(参考例如专利文献1中的图5)。
图6是现有的驱动电路的电路结构图，经常被用作等离子显示面板(PDP)装置的扫描驱动电路。
图6中，高耐压驱动器19包括：由高侧晶体管(high side transistor)11和低侧晶体管(low side transistor)12构成的高耐压输出电路10以及驱动高侧晶体管11的电平位移电路9。补充说明一下，8是驱动电平位移电路9与低侧晶体管12的预驱动电路。4是高耐压的输出端，3是100V以上的高压电源端(VDDH)，2是5V左右的低压电源端(VDD)。
下面，参考图7对图6所示的高耐压驱动器19的工作情况进行说明。
图7是说明现有的高耐压驱动器19的工作情况的时序图。
图7中示出了以下信号与波形，即，从低耐压控制部输入到控制信号输入端5与6的输入信号IN与HIZ，根据输入信号IN与HIZ驱动电平位移电路9的预驱动器8的输出信号IN1、IN2，根据输入信号IN与HIZ驱动低侧晶体管12的预驱动器8的输出信号IN3，根据预驱动器8的输出信号IN1、IN2驱动高侧晶体管11的电平位移电路9的输出信号IN4，以及根据预驱动器8的输出信号IN3输出的高耐压输出端4的电压波形OUT。
首先，对控制信号输入端6的输入信号HIZ成为高电平(VDD)的情况进行说明。
在该情况下，“与”电路31成为它的输出是由控制信号输入端5的输入信号IN决定的状态。在该状态下，若输入端5被输入接地电位，亦即，输入信号IN成为低电平(GND)，则“与”电路31的输出成为低电平，反相器32的输出信号IN1成为高电平(VDD)，输出信号IN2成为低电平(GND)。结果是，构成电平位移电路9的N沟道MOS晶体管15导通，P沟道MOS晶体管14导通。同样，N沟道MOS晶体管16截止，P沟道MOS晶体管13截止。于是，输出信号IN4输出高电平(VDDH)。因此，高侧晶体管11截止，“与”电路33的输出信号IN3输出高电平(VDD)。最终结果是，低侧晶体管12导通，高耐压输出端4成为低电平(GND)。
相反，若高电平的信号被输入控制信号输入端5，亦即，输入信号IN成为高电平(VDD)，则构成电平位移电路9的N沟道MOS晶体管15截止，P沟道MOS晶体管14截止，同样，N沟道MOS晶体管16导通，P沟道MOS晶体管13导通。于是，输出信号IN4输出低电平(GND)。因此，高侧晶体管11导通，输出信号IN3输出低电平(GND)。最终结果是，低侧晶体管12截止，高耐压输出端4成为高电平(VDDH)。
接下来，对控制信号输入端6的输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，“与”电路31、33的输出成为低电平(GND)，反相器32的输出成为高电平。因此，高侧晶体管11截止，低侧晶体管12也截止，高耐压输出端成为高阻抗状态。
《专利文献1》日本公开特许公报特开2006-94301(图5)。
发明内容
—发明要解决的问题—
根据多沟道半导体集成电路中的上述现有的高耐压驱动器，当高耐压输出端因为某一外部原因而短路时，虽然也会因为器件对过电流的承受能力与短路时间的不同而不同，但还是有会导致器件损害的可能性。这是一个问题。
另一个问题就是，在将一般的低耐压电路中所使用的短路保护电路应用到高耐压的多沟道驱动电路的情况下，会导致芯片面积的大幅度增大。
本发明正是为解决上述问题而研究开发出来的，其目的在于：提供一种输出电路，该输出电路能够保护高耐压输出端不短路，从而能够防止器件被损坏。
—用以解决技术问题的技术方案—
为达成上述目的，本发明的第一方面所涉及的半导体集成电路是一输出电路，其包括：与第一基准电位连接的高侧晶体管、与第二基准电位连接的低侧晶体管、驱动高侧晶体管的电平位移电路以及驱动低侧晶体管的预驱动电路，且以高侧晶体管与低侧晶体管的连接点作为输出端。电平位移电路，具有栅极被预驱动电路驱动的第一及第二N型金属氧化物半导体晶体管。该半导体集成电路还包括：阳极连接在未连接有高侧晶体管的栅极的第一或第二N型金属氧化物半导体晶体管的漏极上、阴极连接在输出端上的二极管。
在本发明的第一个实施例所涉及的半导体集成电路中，第一及第二N型金属氧化物半导体晶体管皆被来自预驱动电路的控制信号控制为截止；输出端暂时保持控制信号被输入以前的状态。
本发明的第二个实施例所涉及的半导体集成电路是一输出电路，其包括：与第一基准电位连接的高侧晶体管、与第二基准电位连接的低侧晶体管、驱动高侧晶体管的电平位移电路以及驱动低侧晶体管的预驱动电路，且以高侧晶体管与低侧晶体管的连接点作为输出端。电平位移电路，具有栅极被预驱动电路驱动的第一及第二绝缘栅双极型晶体管；该半导体集成电路还包括：阳极连接在未连接有高侧晶体管的栅极的第一或第二绝缘栅双极型晶体管的集电极上、阴极连接在输出端上的二极管。
在本发明的第二个实施例所涉及的半导体集成电路中，第一及第二绝缘栅双极型晶体管皆被来自预驱动电路的控制信号控制为截止；输出端暂时保持控制信号被输入以前的状态。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，该半导体集成电路还包括：利用多个2值输入控制信号和时序电路发出控制信号的输出保护控制电路。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，该半导体集成电路还包括：由异步的内装信号发送机发出控制信号的输出保护控制电路。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，输出保护控制电路发出控制信号，该控制信号是：在2值输入控制信号输入以前是高侧晶体管导通、低侧晶体管截止的状态的情况下，在2值输入控制信号输入以后使第一及第二晶体管的栅极信号皆不输出；在2值输入控制信号输入以前是高侧晶体管截止、低侧晶体管导通的状态的情况下，在2值输入控制信号输入以后使高侧晶体管截止同时也使低侧晶体管截止的信号。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，输出电路具有多个位。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，仅共同具有一个输出保护控制电路。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，高侧晶体管是厚膜P型金属氧化物半导体晶体管。
在本发明的第一或者第二个实施例所涉及的半导体集成电路中，输出电路是平板显示器的显示驱动电路。
—发明的效果—
根据本发明的多沟道半导体集成电路，能够防止短路时所产生的过电流破坏器件，同时还能够抑制芯片的面积增大。
附图的简单说明
图1是显示本发明第一个实施例所涉及的多沟道半导体集成电路中的高耐压驱动器的电路构成例的图。
图2是用以说明本发明第一个实施例所涉及的多沟道半导体集成电路中的高耐压驱动器的工作情况的时序图。
图3是显示本发明第二个实施例所涉及的多沟道半导体集成电路中的高耐压驱动器的电路构成例的图。
图4是显示本发明第三个实施例所涉及的多沟道半导体集成电路中的高耐压驱动器的电路构成例的图。
图5是用以说明本发明第三个实施例所涉及的多沟道半导体集成电路中的高耐压驱动器的工作情况的时序图。
图6是显示现有的多沟道半导体集成电路中的高耐压输出电路的图。
图7是用以说明现有的多沟道半导体集成电路中的高耐压输出电路的工作情况的时序图。
具体实施方式
下面，参考附图对本发明的各个实施例进行说明。
(第一个实施例)
图1是本发明第一个实施例所涉及的多沟道半导体集成电路的电路结构图。
如图1所示，高耐压驱动器19中包括高耐压输出电路10与电平位移电路9。高耐压输出电路10包括由高侧晶体管11与低侧晶体管12构成的半桥电路35。电平位移电路9由厚膜栅极P型MOS晶体管13、14与薄膜栅极N型MOS晶体管15、16构成。预驱动器8根据来自低耐压控制部的控制信号输入端5驱动高耐压驱动器19，且进行负载电容18的充放电。控制信号输入端6不管控制信号输入端5的状态如何，都经由预驱动器8与电平位移电路9强制地使高侧晶体管11与低侧晶体管12截止，使输出端成为高阻抗状态。
高压电源端3连接在高侧晶体管11上，基准电位端1连接在低侧晶体管12上，低压电源端2连接在预驱动器8上，高耐压输出端4连接在半桥电路35上。补充说明一下，高侧晶体管11用于输出高电平，低侧晶体管12用于输出低电平。
高耐压二极管17的阳极连接在电平位移电路9的薄膜栅N型MOS晶体管15的漏极上，高耐压二极管17的阴极连接在高耐压输出端4上。
图2是用以说明本发明第一个实施例所涉及的多沟道半导体集成电路的工作情况的时序图。
图2中示出了以下信号与波形，即，从低耐压控制部输入到输入端5的输入信号IN，低耐压控制部输入到输入端6的输入信号INHIZ，从低耐压控制部输入到输入端7的输入信号SAFE，根据这些输入信号IN、输入信号HIZ以及输入信号SAFE驱动电平位移电路9的预驱动器8的输出信号IN1、IN2，根据输入信号IN与HIZ驱动低侧晶体管12的预驱动器8的输出信号IN3，根据预驱动器8的输出信号IN1、IN2驱动高侧晶体管11的电平位移电路9的输出信号IN4，以及根据预驱动器8的输出信号IN3输出的高耐压输出端4的电压波形OUT。
首先，对控制信号输入端7的输入信号SAFE成为高电平时的工作情况进行说明。
因为“与”电路34的输出信号IN2成为由“与”电路31的输出决定的状态，所以与现有的输出电路的工作情况一样，高耐压输出端4由于输入端5的输入信号IN与输入端6的输入信号HIZ而输出低电平、高电平或者高阻抗。
因为高耐压二极管17在从高耐压输出端4到电平位移电路9以逆向偏压连接，所以薄膜栅极N型MOS晶体管15与低侧晶体管12的导通、截止成为相同的状态。正因为如此，稳态电流便不会流入高耐压二极管17。
接下来，对控制信号输入端7的输入信号SAFE成为低电平时的工作情况进行说明。
因为输入信号SAFE是低电平，所以“与”电路34的输出信号IN2输出低电平。因此，与现有的输出电路的工作情况一样，输入信号IN成为低电平时，高耐压输出端4成为低电平，输入信号HIZ成为低电平时，高耐压输出端4被强制地成为高阻抗状态。
但是，因为输入信号IN是高电平时，输出信号IN1、IN2皆成为低电平，所以构成电平位移电路9的薄膜栅极N型MOS晶体管15、16皆成为截止的状态。但厚膜栅极P型MOS晶体管13、14由于寄生电容的作用而被保持着输入信号SAFE就要被输入以前的输出状态，高侧晶体管11也出于同样的理由而被保持着输出状态。
例如若在输入信号SAFE就要被输入以前高耐压输出端4的状态是高电平，则SAFE信号输入后也会保持着高电平。不过，因为随着时间的推移寄生电容的电荷开始放电而无法保持高电平，所以就需要利用控制信号将高电平输入给输入信号SAFE。
下面，对在上述那样的状态下高耐压输出端4由于寄生电容的作用而暂时地输出高电平的情况下，高耐压输出端4由于某一外来原因而短路时的工作情况进行说明。
在高耐压输出端4被短路的情况下，厚膜栅极P型MOS晶体管14的栅极经由高耐压二极管17成为低电平而导通。输入信号IN4成为高电平，厚膜栅极P沟道MOS晶体管13与高侧晶体管11截止。结果是，流过高侧晶体管11的过电流停止，从而能够防止器件遭破坏。
(第二个实施例)
图3是本发明第二个实施例所涉及的多沟道半导体集成电路的电路构成图。
如图3所示，通过在内部内装有信号发送机38作输出保护电路20，便能够异步地输入输入信号SAFE。当随着时间的推移寄生电容的电荷开始放电而无法保持高电平时或者短路时，能够重新针对高耐压驱动器19设定状态。补充说明一下，输入OCR信号23是信号发送机的控制信号，内装的信号发送机并不限于图3所示的结构。
(第三个实施例)
图4是本发明第三个实施例所涉及的多沟道半导体集成电路的电路结构图。
如图4所示，高耐压驱动器19中包括高耐压输出电路10与电平位移电路9。高耐压输出电路10包括由高侧晶体管11与低侧晶体管12构成的半桥电路35。电平位移电路9由厚膜栅极P型MOS晶体管13、14与薄膜栅极N型MOS晶体管15、16构成。预驱动器8根据来自低耐压控制部的控制信号输入端5驱动高耐压驱动器19，且进行负载电容18的充放电。控制信号输入端6不管控制信号输入端5的状态如何，都经由预驱动器8与电平位移电路9强制地使高侧晶体管11与低侧晶体管12截止，使输出端成为高阻抗状态。控制信号输入端5、6、7被通过输出保护控制电路21与数据选择电路22的二值外部数据信号24、CLK信号25、OC1信号26以及OC2信号27控制。
高压电源端3连接在高侧晶体管11上，基准电位端1连接在低侧晶体管12上，低压电源端2连接在预驱动器8上，高耐压输出端4连接在半桥电路35上。补充说明一下，高侧晶体管11用于输出高电平，低侧晶体管12用于输出低电平。
高耐压二极管17的阳极连接在电平位移电路9的薄膜栅极N型MOS晶体管15的漏极上，高耐压二极管17的阴极连接在高耐压输出端4上。
下面，参考图5对本发明第三个实施例所涉及的多沟道半导体集成电路的工作情况进行说明。
图5是用以说明本发明第三个实施例所涉及的多沟道半导体集成电路中的工作情况的时序图。
图5中示出了以下信号与波形，控制高耐压的输出状态的输入信号即OC1信号26、OC2信号27、从数据选择电路22输入到输入端5的输入信号IN，从输出保护控制电路21输入到输入端6的输入信号HIZ，从输出保护控制电路21输入到输入端7的输入信号SAFE，根据这些输入信号IN、输入信号HIZ以及输入信号SAFE驱动电平位移电路9的预驱动器8的输出信号IN1、IN2，根据输入信号IN与HIZ驱动低侧晶体管12的预驱动器8的输出信号IN3，根据预驱动器8的输出信号IN1、IN2驱动高侧晶体管11的电平位移电路9的输出信号IN4，以及根据预驱动器8的输出信号IN3输出的高耐压输出端4的电压波形OUT。
首先，对输出控制信号OC1、OC2皆不是低电平的情况进行说明。
输出保护控制电路21的输出即输入信号HIZ成为高电平，输入信号SAFE成为高电平，高耐压输出端4由于数据选择电路22的输出即输入信号IN而成为高电平或者低电平的状态。
接下来，对输出控制信号OC1、OC2皆是低电平的情况进行说明。
能够利用输出保护控制电路21内的时序电路即D触发器40将控制信号OC1、OC2皆即将成为低电平以前的输出状态锁存起来。例如，在图5所示的电路结构下，(OC1、OC2)＝(H、H)时，高耐压输出端4被强制地变成高电平；在(OC1、OC2)＝(H、L)时，高耐压输出端4被强制地变成低电平。于是，通过用输出控制信号OC1来锁存输出控制信号OC2，便能够检测出即将成为(OC1、OC2)＝(L、L)以前的输出状态。
借助该输出保护控制电路21进行检测，则在就要进行该检测以前高耐压输出端4是低电平状态的情况下，(OC1、OC2)＝(L、L)时，便能够使高耐压输出端4成为高阻抗；在就要进行该检测以前高耐压输出端4是高电平状态的情况下，则能够使高耐压输出端4成为短路保护模式，也就是说，能够使电平位移电路9中的薄膜栅极N型MOS晶体管15、16皆成为截止的状态。
因为高耐压输出端4处于高电平状态与短路保护模式，仅仅是薄膜栅极N型MOS晶体管15的导通与截止的不同，所以即使对模式进行切换，切换时的穿透电流也不会流过高耐压驱动器19，从而能够使功耗低且使噪音低。
追加了短路保护模式以后，模式就被增加到了输出让数据信号24、CLK信号25锁存的信号的数据模式、高电平输出模式、低电平输出模式以及高阻抗模式这五个模式，但仅利用二值的输出控制信号OC1、OC2也能够进行控制，无需追加新的外部控制端。
补充说明一下，在以上所述的各个实施形态中，说明的是利用“薄膜栅极N型MOS晶体管”的情况，但本发明并不限于此，还可以使用例如绝缘栅双极型晶体管IGBT。
—工业实用性—
本发明对驱动PDP等电容性负载的多沟道半导体集成电路很有用。

Claims (11)

1、一种半导体集成电路，该半导体集成电路是一输出电路，其包括：与第一基准电位连接的高侧晶体管、与第二基准电位连接的低侧晶体管、驱动所述高侧晶体管的电平位移电路以及驱动所述低侧晶体管的预驱动电路，且以所述高侧晶体管与所述低侧晶体管的连接点作为输出端，其特征在于：
所述电平位移电路，具有栅极被所述预驱动电路驱动的第一及第二N型金属氧化物半导体晶体管；
该半导体集成电路还包括：阳极连接在未连接有所述高侧晶体管的栅极的所述第一或第二N型金属氧化物半导体晶体管的漏极上、阴极连接在所述输出端上的二极管。
2、根据权利要求1所述的半导体集成电路，其特征在于：
所述第一及第二N型金属氧化物半导体晶体管皆被来自所述预驱动电路的控制信号控制为截止；
所述输出端暂时保持所述控制信号被输入以前的状态。
3、一种半导体集成电路，该半导体集成电路是一输出电路，其包括：与第一基准电位连接的高侧晶体管、与第二基准电位连接的低侧晶体管、驱动所述高侧晶体管的电平位移电路以及驱动所述低侧晶体管的预驱动电路，且以所述高侧晶体管与所述低侧晶体管的连接点作为输出端，其特征在于：
所述电平位移电路，具有栅极被所述预驱动电路驱动的第一及第二绝缘栅双极型晶体管；
该半导体集成电路还包括：阳极连接在未连接有所述高侧晶体管的栅极的所述第一或第二绝缘栅双极型晶体管的集电极上、阴极连接在所述输出端上的二极管。
4、根据权利要求3所述的半导体集成电路，其特征在于：
所述第一及第二绝缘栅双极型晶体管皆被来自所述预驱动电路的控制信号控制为截止；
所述输出端暂时保持所述控制信号被输入以前的状态。
5、根据权利要求2或4所述的半导体集成电路，其特征在于：
该半导体集成电路还包括：利用多个2值输入控制信号和时序电路发出所述控制信号的输出保护控制电路。
6、根据权利要求2或4所述的半导体集成电路，其特征在于：
该半导体集成电路还包括：由异步的内装信号发送机发出所述控制信号的输出保护控制电路。
7、根据权利要求5所述的半导体集成电路，其特征在于：
所述输出保护控制电路发出所述控制信号，所述控制信号是在所述2值输入控制信号输入以前是所述高侧晶体管导通、所述低侧晶体管截止的状态的情况下，在所述2值输入控制信号输入以后使所述第一及第二晶体管的栅极信号皆不输出；在所述2值输入控制信号输入以前是所述高侧晶体管截止、所述低侧晶体管导通的状态的情况下，在所述2值输入控制信号输入以后使所述高侧晶体管截止同时也使所述低侧晶体管截止的信号。
8、根据权利要求5所述的半导体集成电路，其特征在于：
所述输出电路具有多个位。
9、根据权利要求8所述的半导体集成电路，其特征在于：
仅共同具有一个所述输出保护控制电路。
10、根据权利要求1或3所述的半导体集成电路，其特征在于：
所述高侧晶体管是厚膜P型金属氧化物半导体晶体管。
11、根据权利要求1或3所述的半导体集成电路，其特征在于：
所述输出电路是平板显示器的显示驱动电路。
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