CN101266941A - 双镶嵌制造工艺 - Google Patents

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Abstract

一种双镶嵌制造工艺，包括：提供上面形成介电层的半导体衬底；在介电层上形成第一光致抗蚀剂层，第一光致抗蚀剂层含有对应沟槽图案的第一开口；在第一光致抗蚀剂层以及部分介电层上覆盖形成第二光致抗蚀剂层，第二光致抗蚀剂层包含小于该沟槽图案的第二开口，第二开口位于第一开口上方，且第二光致抗蚀剂层的材料特性不同于第一光致抗蚀剂层的材料特性；利用第二光致抗蚀剂层作掩模进行介质孔蚀刻工艺，以形成穿过介电层的介质孔孔洞；进行光致抗蚀剂灰化工艺以除去第二光致抗蚀剂层；并利用第一光致抗蚀剂层作为掩模进行沟槽蚀刻工艺，以在介电层上方部分形成沟槽；在同一腔室内进行介质孔蚀刻、光致抗蚀剂灰化以及沟槽蚀刻等工艺。

Description

双镶嵌制造工艺
技术领域
本发明涉及制造半导体集成电路元件的方法，特别涉及使用两类光致抗蚀剂层在腔室内进行介质孔蚀刻步骤、沟槽蚀刻步骤、及光致抗蚀剂灰化步骤的双镶嵌制造工艺。
背景技术
双镶嵌制造工艺的互连特性有益于提供应用于多层互连层的平坦化互连结构，从而提升元件整合的层次。半导体工业有使用低介电系数的介电材料的趋势，特别应用于铜导线间连结结构，以降低导线的电阻/电容时间延迟(RC time delay)。双镶嵌制造工艺方法包含“先蚀刻介质孔(via-first)”的图案化工艺，其方法为先在绝缘层中通过所有绝缘层厚度而图案化形成介质孔孔洞，接着在绝缘层的上方部分图案化形成沟槽。或者，也可以选择先在绝缘层的上方部分图案化形成沟槽，再穿过绝缘层而图案化形成介质孔孔洞，此法称为“先蚀刻沟槽(trench-first)”的图案化工艺。然而，这两种方式需使用分开的蚀刻步骤以形成沟槽及介质孔孔洞。在简化双镶嵌制造工艺的发展过程中，如何以较少的黄光及蚀刻工艺步骤，来完成沟槽/孔洞的图案化并形成沟槽及介质孔孔洞仍然是一大挑战。
发明内容
为达成上述目的，本发明提供一种双镶嵌制造工艺，包括以下步骤：提供半导体衬底，其包含在该半导体衬底上形成的介电层；在该介电层上形成第一光致抗蚀剂层，其中该第一光致抗蚀剂层含有对应沟槽图案的第一开口；在该第一光致抗蚀剂层以及部分该介电层上覆盖形成第二光致抗蚀剂层，其中该第二光致抗蚀剂层包含对应介质孔图案且小于该沟槽图案的第二开口，该第二开口位于该第一开口上方，且该第二光致抗蚀剂层的材料特性不同于该第一光致抗蚀剂层的材料特性；利用该第二光致抗蚀剂层作为掩模进行介质孔蚀刻工艺，以形成穿过该介电层的介质孔孔洞；进行光致抗蚀剂灰化工艺以除去该第二光致抗蚀剂层；以及利用该第一光致抗蚀剂层作为掩模进行沟槽蚀刻工艺，以在该介电层上方部分形成沟槽；其中，在同一腔室内进行该介质孔蚀刻工艺、该光致抗蚀剂灰化工艺以及该沟槽蚀刻工艺。
上述双镶嵌制造工艺中，在形成该第二光致抗蚀剂层前，可在该第一光致抗蚀剂层上进行硬化工艺。
上述双镶嵌制造工艺中，在进行该沟槽蚀刻工艺后，可在该腔室内进行另一光致抗蚀剂灰化工艺以除去该第一光致抗蚀剂层。
上述双镶嵌制造工艺中，当该第二光致抗蚀剂层完全被除去时，可利用终点系统自动终止该光致抗蚀剂灰化工艺。
上述双镶嵌制造工艺中，当该第二光致抗蚀剂层完全被除去时，代表该第二光致抗蚀剂层特性的可检测信号改变，此改变可停止该光致抗蚀剂灰化工艺。
上述双镶嵌制造工艺中，该介电层的介电系数可小于约3.9。
上述双镶嵌制造工艺中，在形成该第一光致抗蚀剂层前，可在该介电层上形成覆盖层。
本发明又提供一种双镶嵌制造工艺，其步骤包含：提供半导体衬底，其包含在该半导体衬底上形成的介电层；在该介电层上形成第一材料层，其中该第一材料层含有对应沟槽图案的第一开口；在该第一材料层以及部分该介电层上覆盖形成第二材料层，其中该第二材料层包含相当于介质孔图案且小于该沟槽图案的第二开口，该第二开口位于该第一开口上方，且该第二材料层的材料特性不同于该第一材料层的材料特性；利用该第二材料层作为掩模进行介质孔蚀刻工艺，以形成穿过该介电层的介质孔孔洞；除去该第二材料层；以及利用该第一材料层作为掩模进行沟槽蚀刻工艺，以在该介电层上方部分形成沟槽；其中，在同一腔室内进行该介质孔蚀刻工艺、除去该第二材料层工艺以及该沟槽蚀刻工艺。
上述双镶嵌制造工艺中，在形成该第二材料层前，可在该第一材料层上进行硬化工艺。
上述双镶嵌制造工艺中，在进行该沟槽蚀刻工艺之后，可在该腔室内除去该第一材料层。
上述双镶嵌制造工艺中，当该第二材料层完全被除去时，可利用终点系统自动终止除去第二材料层的步骤。
上述双镶嵌制造工艺中，当代表该第二材料层的可检测信号改变时，此改变自动停止除去该第二材料层的步骤。
上述双镶嵌制造工艺中，该介电材料层的介电系数可小于约3.9。
上述双镶嵌制造工艺中，在形成该第一材料层前，可在该介电层上形成覆盖层。
上述双镶嵌制造工艺中，该第一材料层和该第二材料层可包含材料特性不同的光致抗蚀剂。
本发明的优点是：第一，能节省化学物质用量及机台操作时间并降低工艺费用；第二，可成功控制沟槽的分布，从而得以实现介质孔蚀刻工艺之后的光致抗蚀剂灰化步骤的清洁作用；第三，能够避免介质孔蚀刻及灰化工艺造成的损害。
附图说明
图1至图7显示在双镶嵌制造工艺中进行介质孔/沟槽蚀刻步骤及光致抗蚀剂灰化步骤的一具体实施例的剖面图。
其中，附图标记说明如下：
10半导体衬底；            12金属层间的介电层；
14覆盖层；                16第一材料层；
17相当于沟槽图案的开口；  18硬化层；
20第二材料层；            21相当于介质孔图案的开口；
22介质孔孔洞；            24沟槽。
具体实施方式
本发明的实施例提供一种形成双镶嵌结构的新方法，以用于基体电路元件。本发明主要利用两种光致抗蚀剂层以定义沟槽以及孔洞图案，接着在同一腔室内进行包含介质孔/沟槽蚀刻以及光致抗蚀剂灰化工艺的步骤。此多合一(all-in-one)介质孔/沟槽蚀刻工艺，在工艺中以较少的步骤节省了化学用品使用量、减少工艺周期以及更少的花费，进一步简化了双镶嵌制造工艺。
有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念可依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。
以下通过各种附图及示例说明本发明较佳实施例的制造过程。此外，在本发明各种不同的各种实施例和图示中，相同的符号代表相同或类似的元件。
图1到图7显示在双镶嵌制造工艺中，在同一腔室内进行介质孔/沟槽蚀刻工艺以及光致抗蚀剂灰化工艺的具体实施例的剖面图。
图1中显示用于内连线制造的半导体衬底10，被图案化的金属层间介电层12(inter-metal-dielectric，IMD)则形成于半导体衬底10上。半导体衬底10包含半导体集成电路制造中使用的衬底，且集成电路可形成于衬底当中和/或上方。这里定义：“半导体衬底”指包含半导体材料的任何构造，例如，具有或不具有外延层的硅衬底、有埋藏绝缘层的绝缘层上硅层(silicon-on-insulator，SOI)，或具有硅锗层的衬底。这里所指的“集成电路”指含有复合性的独立电路元件的电路，上述独立电路元件例如为晶体管、二极管、电阻、电容、电感，以及其他有源和无源的半导体元件。半导体衬底10可包含导体区域，其部分为导电途径，并利用如化学机械研磨法之类平坦化工艺形成暴露的表面。用以形成导体区域的合适材料可包含，但不受限于，例如铜(copper)、铝(aluminum)、铜合金，或其他可移动的导体材料。为清楚及方便表达，在图中略去导体区域。铜互连层在半导体元件中可为第一金属互连层或随后任何的金属互连层。
金属层间介电层12通过多种技术中的任何方法沉积，例如化学气相沉积法(chemical vapor deposition，CVD)、物理气相沉积法(physical vapordeposition，PVD)、原子层沉积法(atomic layer deposition，ALD)、遥控式等离子体化学气相沉积法(remote plasma enhanced chemical vapor deposition，RPECVD)、液态源雾化化学沉积法(liquid source misted chemical deposition，LSMCD)、涂布法，旋转涂布法(spin coating)或其他被用来在衬底上形成薄膜层的方法。金属层间介电层12可以是单层或复合层的结构。金属层间介电层12的厚度随着所用技术而改变，例如厚度为介于约1000埃至约30000埃。金属层间介电层12可以是二氧化硅(SiO2)、掺杂碳的二氧化硅或介电系数(dielectric constant，k value)较小，小于约4.0的介电材料，或上述材料的组合。在本发明的实例中可使用多种不同的低介电系数材料，例如旋转无机介电质、旋转有机介电质、多孔介电材料、有机聚合物、有机硅玻璃、掺氟氧化硅系列材料(SiOF series material，FSG)、含氢的硅酸盐(hydrogensilsesquioxane，HSQ)系列材料、含甲基的硅酸盐(methyl silsesquioxane，MSQ)系列材料，或多孔有机的系列材料。
在一选择性步骤中，可在金属层间介电层12上形成覆盖层14，其也能解除金属层间介电层12中的应力。在一实施例中，覆盖层14通过各种技术如包括化学气相沉积法、等离子体化学气相沉积法、物理气相沉积法，以及未来所发展的沉积方法形成，使用材料可含有介电层，如氧化物、以四乙基硅酸盐(tetra-ethyl-ortho-silicate，TEOS)为衬底的氧化物、氮元素、氮氧化物(oxy-nitride)、碳化硅(silicon carbide)、低介电系数的介电材料，或其他介电材料。在一实施例中，覆盖层14为位于光致抗蚀剂层(resist layer)下的抗反射涂布层(anti-reflective coating)，可为无机材料或有机材料。
在图2中，具有沟槽图案的第一材料层16形成于覆盖层14上方。第一材料层16包含光致抗蚀剂层或其他光敏(photo-sensitive)材料。例如，第一材料层16可以是光敏材料，153nm、193nm、248nm、I-线(I-line，365nm)或深紫外光谱区的光致抗蚀剂，或是其他一般的光致抗蚀剂，如日本东京应用化学公司的HMD、TOK、TDUR，日本信越化工公司的SEPR、美国希普励有限公司的ARX或TrySep有限公司的TS等。对应沟槽图案的开口17则形成于第一材料层16内，其可利用蚀刻工艺、光学蚀刻工艺(如曝光和显影)，或其他工艺除去部份第一材料层16、并暴露出底下的材料层(如本实施例的覆盖层14)来形成。图2显示显影后检查(after development inspection，ADI)的沟槽。接着进行硬化工艺，如加热或等离子体硬化(plasma harding)工艺，在第一材料层16暴露出的表面上形成硬化层18，以在接下来的介质孔蚀刻工艺中增强抗蚀能力且避免灰化(ashing)损坏。
在图3中，所形成的具有介质孔图案的第二材料层20覆盖在整个第一材料层16上，并且由于介质孔图案小于沟槽图案，因此第二材料层20还延伸于部分的覆盖层14上。第二材料层20由不同于第一材料层16的材料形成。第二材料层20可以是利用旋转涂布的方式形成的光致抗蚀剂层或其他光敏材料层。在各种实施例中，第二材料层20可以是153nm、193nm、248nm、I-线或深紫外光谱区的光致抗蚀剂，或是其他一般的光致抗蚀剂(如日本东京应用化学公司的HMD、TOK、TDUR，日本信越化工公司的SEPR、美国希普励有限公司的ARX或TrySep有限公司的TS等)。第二材料层20可以是顶部抗反射涂布层(top anti-reflective coating，TARC)，或其他抗反射层。小于沟槽图案且对应于介质孔图案的开口21形成于第二材料层20内，开口21可利用蚀刻工艺、光学蚀刻工艺(如曝光及显影)或其他工艺除去部份第二材料层20并暴露出底下的材料层来形成，底下的材料层例如为本实施例的覆盖层14。图3显示介质孔的显影后检查(via after development inspection，viaADI)。其中以第二材料层20不同于第一材料层16为优选。例如，由于第一材料层16与第二材料层20对于不同的曝光源有光敏性，因此对第二材料层20所进行的光学蚀刻工艺，包含曝光及显影步骤在内，不会影响到位于底部已曝光及显影的第一材料层16。
请参考图4，其中在蚀刻腔室内进行各向异性蚀刻(anisotropic etch)工艺，将第二材料层20的介质孔图案转移穿过覆盖层14以及金属层间介电层12，以形成介质孔孔洞(via hole)22。在图5中，剩余的第二材料层20立刻在与介质孔蚀刻工艺中相同的腔室内，以原位等离子体(in-situ plasma)的灰化/处理工艺除去掉。等离子体灰化/处理工艺除去了第二材料层20，还可发挥如同芯片清洁处理的功能，以除去光致抗蚀剂污染。现场工艺(in-situprocess)缩短了所有介质孔蚀刻工艺以及清洁的时间。当第二材料层20完全被除去时，由于至少一种显示第二材料层特性的材料信号被终点系统检测到，终点系统可终止灰化/处理工艺。在检测到显示材料特性的信号之后，当信号改变、变弱，或依据终止技术显示信号而变调时，即表示所有第二材料层20均已除去，对于材料层20及16的灰化/处理工艺同时可自动地停止，或提供其他降低对材料层20及16蚀刻速率的蚀刻工艺以减弱灰化/处理工艺。
当第二材料层20完全除去时，终止技术靠着材料层20及16之间不同的材料特性自动停止蚀刻工艺。在一些具体实施例中，可使用不同系列的光致抗蚀剂材料。材料层20及16仅需以不同的光致抗蚀剂材料形成，即光致抗蚀剂材料的特性能够在部分波长范围内被检测，而所提供的信号在一个光致抗蚀剂材料完全被除去时，亦即到达两种不同光致抗蚀剂材料之间的界面时，会改变或变调。在其他具体实施例中，如上所述，可将杂质加入至材料层中以提供不同的特性。在一具体实施例中，与材料特性对应的信号可包含氮化碳(CN)、氧化碳(CO)、氟化碳(CF)，或其他材料所提供的信号。材料可通过加入杂质的方式来具备此特性，并能够在图谱中显现其特性。在其他具体实施例中，当第二材料层20完全被除去且第一材料层16被暴露出来时，材料层20及16可代表其他不同的材料，以及提供同样被用来检测表示不同薄膜性质的信号。
在图6中，利用各向异性蚀刻方法(如等离子体蚀刻或反应性离子蚀刻)，在同一腔室内将第一材料层16的沟槽图案转移穿过覆盖层14以及部分厚度的金属层间介电层12，以在介质孔孔洞22上方形成沟槽24。在穿过金属层间介电层12的蚀刻工艺中，第一材料层16一般会被消耗尽，且在介质孔孔洞22中，半导体衬底10顶部表面的材料层的高度可被降低。最后，在图7中，剩余的第一材料层16在与进行介质孔/沟槽蚀刻工艺中相同的腔室内，立刻以原位等离子体的灰化/处理工艺移被除去掉。因此，在金属层间介电层12的上方部分形成沟槽24，而在金属层间介电层12的下方部分形成介质孔孔洞22，如此完成双镶嵌开口工艺。
因此，本发明所公开的工艺方法有下列优点。第一，在腔室内将介质孔/沟槽蚀刻工艺及光致抗蚀剂灰化步骤结合成连续工艺可减少工艺步骤，因此能节省化学物质用量及机台操作时间并降低工艺费用。第二，在沟槽蚀刻工艺中利用不同材料种类形成沟槽及介质孔图案，经由利用蚀刻终点系统检测来自不同光致抗蚀剂种类的不同信号，可成功控制沟槽的分布。这也使得介质孔蚀刻工艺之后的光致抗蚀剂灰化步骤的清洁作用成为可行的，因此与显影后检查结果一致。第三，在第一材料层16上进行的硬化工艺能够避免来自之后的介质孔蚀刻及灰化工艺所造成的损害。
虽然本发明已以优选实施例公开如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，应可做改动与修改，因此本发明的保护范围应以所附权利要求范围为准。

Claims (15)

1.一种双镶嵌制造工艺，其包含以下步骤：
提供半导体衬底，其包含在该半导体衬底形成的介电层；
在该介电层上形成第一光致抗蚀剂层，其中该第一光致抗蚀剂层含有对应沟槽图案的第一开口；
在该第一光致抗蚀剂层以及部分该介电层上覆盖形成第二光致抗蚀剂层，其中该第二光致抗蚀剂层包含对应介质孔图案且小于该沟槽图案的第二开口，该第二开口位于该第一开口上方，且该第二光致抗蚀剂层的材料特性不同于该第一光致抗蚀剂层的材料特性；
利用该第二光致抗蚀剂层作为掩模进行介质孔蚀刻工艺，以形成穿过该介电层的介质孔孔洞；
进行光致抗蚀剂灰化工艺以除去该第二光致抗蚀剂层；以及
利用该第一光致抗蚀剂层作为掩模进行沟槽蚀刻工艺，以在该介电层上方部分形成沟槽；
其中，在同一腔室内进行该介质孔蚀刻工艺、该光致抗蚀剂灰化工艺以及该沟槽蚀刻工艺。
2.如权利要求1所述的双镶嵌制造工艺，其中在形成该第二光致抗蚀剂层前，在该第一光致抗蚀剂层上进行硬化工艺。
3.如权利要求1所述的双镶嵌制造工艺，其中在进行该沟槽蚀刻工艺后，在该腔室内进行另一光致抗蚀剂灰化工艺以除去该第一光致抗蚀剂层。
4.如权利要求1所述的双镶嵌制造工艺，其中当该第二光致抗蚀剂层完全被除去时，利用终点系统自动终止该光致抗蚀剂灰化工艺。
5.如权利要求4所述的双镶嵌制造工艺，其中当该第二光致抗蚀剂层完全被除去时，代表该第二光致抗蚀剂层特性的可检测信号改变，此改变会停止该光致抗蚀剂灰化工艺。
6.如权利要求1所述的双镶嵌制造工艺，其中该介电层的介电系数小于约3.9。
7.如权利要求1所述的双镶嵌制造工艺，其中在形成该第一光致抗蚀剂层前，在该介电层上形成覆盖层。
8.一种双镶嵌制造工艺，其包含以下步骤：
提供半导体衬底，其包含在该半导体衬底形成的介电层；
在该介电层上形成第一材料层，其中该第一材料层含有对应沟槽图案的第一开口；
在该第一材料层以及部分该介电层上覆盖形成第二材料层，其中该第二材料层包含相当于介质孔图案且小于该沟槽图案的第二开口，该第二开口位于该第一开口上方，且该第二材料层的材料特性不同于该第一材料层的材料特性；
利用该第二材料层作为掩模进行介质孔蚀刻工艺，以形成穿过该介电层的介质孔孔洞；
除去该第二材料层；以及
利用该第一材料层作为掩模进行沟槽蚀刻工艺，以在该介电层上方部分形成沟槽；
其中，在同一腔室内进行该介质孔蚀刻工艺、除去该第二材料层工艺以及该沟槽蚀刻工艺。
9.如权利要求8所述的双镶嵌制造工艺，其中在形成该第二材料层前，在该第一材料层上进行硬化工艺。
10.如权利要求8所述的双镶嵌制造工艺，其中在进行该沟槽蚀刻工艺之后，在该腔室内除去该第一材料层。
11.如权利要求8所述的双镶嵌制造工艺，其中当该第二材料层完全被除去时，利用终点系统自动终止除去第二材料层的步骤。
12.如权利要求11所述的双镶嵌制造工艺，其中当代表该第二材料层的可检测信号改变时，此改变自动停止除去该第二材料层的步骤。
13.如权利要求8所述的双镶嵌制造工艺，其中该介电材料层的介电系数小于约3.9。
14.如权利要求8所述的双镶嵌制造工艺，其中在形成该第一材料层前，在该介电层上形成覆盖层。
15.如权利要求8所述的双镶嵌制造工艺，其中该第一材料层和该第二材料层包含材料特性不同的光致抗蚀剂。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738076A (zh) * 2012-07-27 2012-10-17 上海华力微电子有限公司 通孔优先铜互连制作方法
CN102760696A (zh) * 2012-07-27 2012-10-31 上海华力微电子有限公司 通孔优先铜互连制作方法
CN102810511A (zh) * 2012-09-11 2012-12-05 上海华力微电子有限公司 一种铜互联线的制作方法
CN102810510A (zh) * 2012-09-11 2012-12-05 上海华力微电子有限公司 一种铜互连制作方法
CN102832107A (zh) * 2012-09-11 2012-12-19 上海华力微电子有限公司 一种铜互联线的制作工艺
CN102832168A (zh) * 2012-09-11 2012-12-19 上海华力微电子有限公司 一种沟槽优先铜互连制作方法
CN102931135A (zh) * 2012-11-12 2013-02-13 上海华力微电子有限公司 通孔优先铜互连制作方法
CN102938392A (zh) * 2012-11-02 2013-02-20 上海华力微电子有限公司 一种铜互联线的制作工艺
CN103021846A (zh) * 2011-09-20 2013-04-03 上海华虹Nec电子有限公司 三极管开口的制备方法
CN103377986A (zh) * 2012-04-17 2013-10-30 南亚科技股份有限公司 接触孔的制作方法
CN106463458A (zh) * 2014-06-27 2017-02-22 密克罗奇普技术公司 针对空气间隙辅助的蚀刻的自对准双镶嵌工艺
CN107703722A (zh) * 2016-08-08 2018-02-16 中芯国际集成电路制造(上海)有限公司 图案化光阻的形成方法
CN112240895A (zh) * 2019-07-17 2021-01-19 台湾积体电路制造股份有限公司 检测器、检测装置及其使用方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090070785A (ko) * 2007-12-27 2009-07-01 주식회사 동부하이텍 반도체 소자의 제조 방법
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US8536031B2 (en) * 2010-02-19 2013-09-17 International Business Machines Corporation Method of fabricating dual damascene structures using a multilevel multiple exposure patterning scheme

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440833B1 (en) * 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure
JP5038567B2 (ja) * 2001-09-26 2012-10-03 東京エレクトロン株式会社 エッチング方法
KR100442867B1 (ko) * 2001-12-07 2004-08-02 삼성전자주식회사 반도체 소자의 듀얼 다마신 구조 형성방법
US20030138737A1 (en) * 2001-12-27 2003-07-24 Kazumasa Wakiya Photoresist stripping solution and a method of stripping photoresists using the same
US6660627B2 (en) * 2002-03-25 2003-12-09 United Microelectronics Corp. Method for planarization of wafers with high selectivities
CN1228820C (zh) 2002-09-04 2005-11-23 东京毅力科创株式会社 等离子体处理装置以及等离子体处理方法
JP2005142351A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体装置およびその製造方法
US7884026B2 (en) * 2006-07-20 2011-02-08 United Microelectronics Corp. Method of fabricating dual damascene structure
US7977244B2 (en) * 2006-12-18 2011-07-12 United Microelectronics Corp. Semiconductor manufacturing process

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021846A (zh) * 2011-09-20 2013-04-03 上海华虹Nec电子有限公司 三极管开口的制备方法
CN103377986B (zh) * 2012-04-17 2016-07-06 南亚科技股份有限公司 接触孔的制作方法
CN103377986A (zh) * 2012-04-17 2013-10-30 南亚科技股份有限公司 接触孔的制作方法
CN102760696A (zh) * 2012-07-27 2012-10-31 上海华力微电子有限公司 通孔优先铜互连制作方法
CN102738076A (zh) * 2012-07-27 2012-10-17 上海华力微电子有限公司 通孔优先铜互连制作方法
CN102832107A (zh) * 2012-09-11 2012-12-19 上海华力微电子有限公司 一种铜互联线的制作工艺
CN102832168A (zh) * 2012-09-11 2012-12-19 上海华力微电子有限公司 一种沟槽优先铜互连制作方法
CN102810510A (zh) * 2012-09-11 2012-12-05 上海华力微电子有限公司 一种铜互连制作方法
CN102832107B (zh) * 2012-09-11 2015-08-19 上海华力微电子有限公司 一种铜互联线的制作工艺
CN102810511A (zh) * 2012-09-11 2012-12-05 上海华力微电子有限公司 一种铜互联线的制作方法
CN102938392A (zh) * 2012-11-02 2013-02-20 上海华力微电子有限公司 一种铜互联线的制作工艺
CN102931135A (zh) * 2012-11-12 2013-02-13 上海华力微电子有限公司 通孔优先铜互连制作方法
CN106463458A (zh) * 2014-06-27 2017-02-22 密克罗奇普技术公司 针对空气间隙辅助的蚀刻的自对准双镶嵌工艺
CN107703722A (zh) * 2016-08-08 2018-02-16 中芯国际集成电路制造(上海)有限公司 图案化光阻的形成方法
CN107703722B (zh) * 2016-08-08 2020-12-15 中芯国际集成电路制造(上海)有限公司 图案化光阻的形成方法
CN112240895A (zh) * 2019-07-17 2021-01-19 台湾积体电路制造股份有限公司 检测器、检测装置及其使用方法

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