CN101238574B - 具有用于隔离和钝化层的支撑结构的半导体器件 - Google Patents

具有用于隔离和钝化层的支撑结构的半导体器件 Download PDF

Info

Publication number
CN101238574B
CN101238574B CN2006800292111A CN200680029211A CN101238574B CN 101238574 B CN101238574 B CN 101238574B CN 2006800292111 A CN2006800292111 A CN 2006800292111A CN 200680029211 A CN200680029211 A CN 200680029211A CN 101238574 B CN101238574 B CN 101238574B
Authority
CN
China
Prior art keywords
layer
semiconductor device
group
isolation
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006800292111A
Other languages
English (en)
Other versions
CN101238574A (zh
Inventor
森克·哈贝尼希特
安斯加尔·索恩斯
海因里希·泽依勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yasuyo Co Ltd
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101238574A publication Critical patent/CN101238574A/zh
Application granted granted Critical
Publication of CN101238574B publication Critical patent/CN101238574B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半导体器件中不同的堆叠金属层之间的传导和通路可能由机械应变造成机械损伤。根据本发明的示例性的实施方式，通过接地结构以及由接地结构连接的隔离和钝化层的栅格，可以将机械应变通过层结构转移到衬底。这可以提供增强的半导体器件寿命。

Description

具有用于隔离和钝化层的支撑结构的半导体器件
技术领域
本发明涉及半导体器件领域。具体地，本发明涉及一种用于支撑半导体器件中的隔离和钝化层的支撑结构、具有支撑结构的半导体器件和半导体器件中的隔离和钝化层的支撑方法。 
背景技术
由于在器件顶部上的塑料成型产生的层结构中嵌入的机械应力，由隔离和钝化层分开的半导体器件中不同的堆叠金属层之间的传导/通路，特别是键合焊盘，是隔离和钝化层中裂缝优先产生的位置。所述机械应力可以导致明显的剪切力，可以导致不同层相对于彼此的机械移动，或者产生裂缝、短路，或其他损伤、缺陷、故障或者甚至器件的破坏。 
在半导体器件中有用于隔离和钝化层的改进的支撑应当是期望的。 
发明内容
根据本发明的一个示例性的实施方式，提供一种用于支撑半导体器件中隔离和钝化层的支撑结构，该支撑结构包括第一组多个单独的接地结构，所述接地结构适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层。 
因此，根据本发明的这种示例性的实施方式，提供用于隔离和钝化层的支撑，这可以减小第一层中的应力诱发，并且因此可以降低层结构中的裂缝的危险。因此，包括第一组多个单独的接地结构的支撑结构将上部第一层通过夹在其中的金属层连接到下部第二层。这可以减小半导体表面中例如在传导和键合焊盘的附近的应力诱发的影响，还有助于提高该半导体器件的寿命。 
根据本发明的另一示例性的实施方式，第一层是第一隔离和钝化层，而第二层是第二隔离和钝化层或衬底。 
因此，所述接地结构可以将上部隔离和钝化层与下部隔离和钝化层或者甚至与衬底进行机械耦合。无论如何，金属层都被设置在两个隔离和钝化层之间或在上部隔离和钝化层与衬底之间。这可以导致上部隔离和钝化层机械固定在下部设置的基底上。 
根据本发明的另一示例性的实施方式，第一组多个单独的接地结构包括具有第一硬度的材料，并且金属层包括具有第二硬度的材料，其中第一硬度明显大于第二硬度。 
这可以为支撑结构提供比邻近的导电层更强的稳定性和硬度。 
根据本发明的另一示例性的实施方式，第一组多个单独的接地结构机械性能是硬的并且稳定，并且包括从由热氧化物、二氧化硅、氮化硅和钛构成的组中选择的一种材料。 
因此，根据本发明的这种示例性的实施方式，该支撑结构可以具备良好地稳定的特性。此外，热氧化物或二氧化硅可以通过氧化过程直接生长在衬底上。这可以提供容易的制造方式。 
根据本发明的另一示例性的实施方式，所述半导体器件包括金属通路和键合焊盘中的至少一个，其中第一组多个单独的接地结构设置在金属通路的边缘部分中或键合焊盘的边缘部分中。 
通过在键合焊盘邻近处或接近金属通路处安置第一组多个单独的接地结构，可以增加半导体器件的寿命，因为金属化区域邻近的隔离和钝化层，如键合焊盘或在不同金属层之间的电连接(通路)，常常受到机械应变影响。 
根据本发明的另一示例性的实施方式，所述支撑结构还包括第二组多个单独的接地结构，该第二组多个单独的接地结构适合于将半导体器件的第一层经金属层连接到半导体器件的下部第二层，其中第一组多个单独的接地结构和第二组多个单独的接地结构沿着由器件顶部上的塑料成型产生的热机械应变的方向而设置。 
因此，可以提供多个接地结构，按照如下方式设置：由温度梯度或不同层的不同膨胀系数产生的机械应变，如剪切力，可被该支撑结构有效地吸收或降低。 
根据本发明的另一示例性的实施方式，所述支撑结构还包括第三组多个单独的接地结构，该第三组多个单独的接地结构适合于将第一层或第二层之一连接到半导体器件的下部第三层，其中半导体器件的第三层 是衬底的一部分。 
因此，根据本发明的这种示例性的实施方式，提供多个接地结构，可以连接多个隔离和钝化层直至到达衬底。如此，上部隔离和钝化层可以通过第一组多个单独的接地结构连接到下部隔离和钝化层，并且下部隔离和钝化层可以通过另一接地结构连接到衬底，导致隔离和钝化层和接地结构的栅格。这可以提供高机械稳定性，可以抵抗高机械应变。 
根据本发明的另一示例性的实施方式，所述第一层是介电层。 
根据本发明的进一步的示例性的实施方式，可以提供具有用于支撑半导体器件中的隔离和钝化层的支撑结构的半导体器件，该支撑结构包括第一组多个单独的接地结构，第一组多个单独的接地结构，适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层。 
这可以提供具有长寿命的机械性能稳定的半导体器件，即使在高温变化或其他方式产生机械应力的情况下。 
根据本发明的另一示例性的实施方式，提供一种支撑半导体器件中的隔离和钝化层的方法，该方法包括提供适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层的第一组多个单独的接地结构的步骤。 
相信提供连接半导体器件中不同层的接地结构，在不同层之间设置金属层，可以提供一种制造器件的方法，该器件对于温度变化具有改善的机械稳定性。 
根据本发明的另一示例性的实施方式，所述方法包括直接在衬底上本征地生长半导体器件的衬底材料的热氧化物的步骤。该步骤之后，可以对该氧化物层进行结构化，例如借助于蚀刻步骤，产生多个单独的接地结构。 
这可以提供容易执行的制作工艺。 
在其中可能在器件中诱发机械应变的区域中，通过接地结构连接半导体器件中的隔离和钝化层，这可以看作本发明的示例性的实施方式的要点。因此，隔离和钝化层可以彼此机械耦合，并且可以与衬底耦合，导致机械应变转移到衬底中。这可以显著地提高半导体器件的寿命。 
从下文所述的实施方式中，本发明的这些和其他方面是显而易见的，并将参照这些实施方式来阐述本发明的这些和其他方面。 
附图说明
参考下列附图，在下文中阐述本发明的示例性的实施方式。 
图1示出了在两个传导金属层之间的通路的顶视图示意图示。 
图2示出了在图1中沿线A-B示出的通路的剖面示意图示。 
图3示出了在根据本发明的示例性的实施方式的具有接地结构的两个金属层之间的通路的顶视图示意图示。 
图4示出了根据本发明的另一示例性的实施方式的具有接地结构的另一通路。 
图5示出了沿图3和图4的线A-B的剖面示意图示。 
具体实施方式
在附图中的说明是示意性的。在不同的附图中，类似或相同的元件可以用相同的参考数字表示。 
图1示出了连接半导体器件的两个传导金属层的传导或通路的顶视图示意图示。参考数字103表示上部金属层。在上部金属层103下面是隔离和钝化层102(在图2中示出)，该隔离和钝化层102在104部分开口，导致金属层103下降到下部金属层101(在图2中示出)的台阶。顶部金属层103的另一次结构化可以产生金属层103中的开口105。由于开口105向下到达下面设置的隔离和钝化层102，半导体器件的帽盖(capping)可能导致剪切力和其他机械应力直接进入隔离和钝化层102中。 
半导体器件通常在最后的加工步骤期间加上帽盖或配置包装，可以是塑料的包装或合成树脂的包装，为其提供保护不受外部影响，例如潮湿或污垢。半导体晶体的上侧可以支撑各种结构化的层，半导体晶体例如可以包括硅或任何其他半导体衬底，比如锗、砷化镓或氮化镓。这些结构化层通常包括一个或更多个导电层(金属导线)，例如由铝、铝硅合金、硅铝铜合金或金构成。而且，可以提供多个电隔离和钝化层。 
作为这些隔离和钝化层的一个例子，可以指明二氧化硅、氮化硅和氧氮化硅，二氧化硅可在热过程中生长，或者可沉积到衬底上。 
此外，该导电层包括连接至表面，电连接到外部环境，例如借助于所谓的键合焊盘。 
在包装的组装期间或形成帽盖过程期间，在载板上安装半导体(晶体或芯片)，并且在键合焊盘和进入端口(引线框)之间设置电导线，例如通过线键合。随后，密封或安装所述芯片，产生帽盖，该帽盖例如包括具有一些充填物或塑料的合成树脂。然而，将想要保护内部半导体器件防止潮湿或机械事件或污垢影响的帽盖粘附到薄层，并因此在外界与半导体器件的电作用区(active regions)之间提供防止湿气和污垢的阻挡物。 
完成的半导体器件受到温度变化的影响，在正常运行期间或寿命测试过程期间可能发生。这些温度变化和半导体结构中不同材料的不同温度膨胀系数、薄层和塑料模一起可以导致显著的机械应变。这些机械应变可在薄层(钝化层、隔离层和导电层，后者主要包括金属，或一个或多层电路)中产生机械剪切力。 
由于塑料帽盖和层材料的不同膨胀系数，材料的热转移差异可能从半导体晶体的中部向其边缘增加。因此，产生的剪切力接近该晶体的边缘最大。该剪切力可能导致导电导线的侧向(sideways)转移(图案移动)，或者甚至在在金属层的不同作用区之间的电短路(electricalshortcut)。另外，该剪切力可能在电隔离层中产生裂缝。由于渗入裂缝的金属，这些裂缝可能在导体路径之间引起短路，该导体路径设置在彼此上方。因此，防止潮湿和污垢(如钠离子)的阻挡物可能被破坏。 
力和应变从塑料模转移到半导体器件的层结构中，因此，在隔离和钝化层中形成裂缝的机会通过将塑料模粘结到隔离和钝化层102表面上而可能进一步增加。总之，将塑料模强粘结到隔离和钝化层102上(在区域105中)，导致剪切力和其他机械应力从帽盖层向下有效传送到隔离和钝化层102中。因此，裂缝的产生是有可能的。 
图2表示在图1中示出的通路沿线A-B的剖面图。该器件包括在其上设置金属层101的半导体衬底100。提供隔离和钝化层102作为下一层，在区域104中向下至金属层101的开口。这个隔离和钝化层102的厚度在0.3-3微米范围中。金属层101的厚度在0.2-3微米范围中。在隔 离和钝化层102顶部上是厚度大约为0.2-5微米的第二金属层103。上部金属层103由隔离和钝化层102与下部金属层101隔离。但在区域104中，其中隔离和钝化层102是开口的，上部金属层103与下部金属层101电接触。 
正如可以从图2中看出，隔离和钝化层102在开口104区域中或与之接近的区域没有至衬底100的机械连接。这是这种结构的典型的缺点，因为剪切力或其他机械应力能够对隔离层102产生裂缝或其他损伤。另外，另一加工步骤可能在金属层103顶部中产生开口，比如开口105。这些开口105可以在帽盖层(未在图2中示出)和隔离和钝化层102之间产生机械接触，导致从帽盖层到隔离和钝化层102有效传送外力(这可能导致层102的损伤)。 
为了防止对隔离和钝化层102的这种损伤，和由此为了在改变的热条件下延长半导体器件的寿命，根据本发明的示例性的实施方式可以提供用于支撑隔离和钝化层的支撑结构。 
器件的不同层以及塑料帽盖或塑料模有显著不同的膨胀系数。因此，在温度改变期间，该温度可能在100至150摄氏度和-35至-65摄氏度之间变化，剪切力可能传送到半导体器件的层结构中。硬和脆的隔离和钝化层不可能随着这种温度的变化而没有受到损伤(由于它们的机械性能)。这可能导致在隔离和钝化层中产生裂缝。在该层覆盖金属层或将两个金属层彼此分隔开的情形下，可能导致短路或其他系统故障。 
这种隔离层102在热机械应力方面的持续性通常取决于各种参数，如 
1.周围塑料帽盖的热膨胀系数。周围塑料帽盖的热膨胀系数越大，产生裂缝和其他破坏的可能性就越大。 
2.在塑料帽盖和器件的层结构之间的边界层是隔离和钝化层，或金属层。在金属层的情形下，产生裂缝的可能性可以减小。 
3.下部金属层与上部隔离和钝化层的厚度之间的分数。金属层越薄而隔离和钝化层越厚，则产生裂缝的机会可以更小。 
4.在隔离和钝化层下面的金属层沿热机械力方向的横向膨胀。 
关于由温度变化产生的损伤，邻近适合于连接器件与外部环境的金 属区域(如键合焊盘)、或邻近在不同金属层之间的电连接(如传导或通路)的隔离和钝化层尤其容易受影响。 
在那些区域中，隔离和钝化层是开口的，以便露出下面的金属层或以便连接不同的金属层。因为在这些区域中，隔离和钝化层没有天然的机械支撑，它容易被剪切力破坏。此外，在这种区域中可能对金属顶层进行结构化，导致露出下面的隔离和钝化层。因此，所述塑料帽盖机械或物理连接到露出的隔离和钝化层102。这也增加了裂缝产生的风险或器件的其他故障。 
为了在半导体器件中提供隔离和钝化层的支撑，可采用支撑结构。根据本发明的示例性的实施方式，这种支撑结构可以包括一个接地结构106或者甚至多个接地结构106、108、109、110，适合于将第一隔离和钝化层102(参见图5)连接到下部第二隔离和钝化层或衬底100(参见图5)。 
接地结构106、108、109、110机械性能是硬的并且稳定，并且可以包括诸如热氧化物、二氧化硅、氮化硅或钛的一种材料。接地结构106、108、109、110例如沿热机械力的方向，设置在金属通路的边缘部分中，如在图3中示出的结构，并将隔离和钝化层102与衬底或下部隔离和钝化层连接。 
在本文中，机械性能是硬的并且稳定意味着该接地结构的比纳米硬度(specific nanohardness)显著大于典型的金属层的硬度，如铝、金或其他导电材料。例如，该支撑结构的硬度大于1GPa。 
每个隔离和钝化层通过各自的接地结构与下面设置的隔离和钝化层连接，直至到达半导体器件的衬底。因此，可以提供由多个接地结构与隔离和钝化层组成的栅格，该栅格机械性能坚固，并且可以在不损伤层的情况下将力从帽盖层传送到衬底中。 
图4示出本发明的另一示例性的实施方式，其中8个接地结构，如接地结构106、108，设置在金属通路104周围。剪切力的典型方向用箭头111和112描述，沿接地结构设置。 
图5示出沿图3和图4中线A-B的剖面部分的示意图示。正如从图5中可以看出，隔离和钝化层102包括类似窗口的开口104，露出下面的 金属层101。在隔离和钝化层102顶部提供另一金属层103，该金属层103在开口101区域中与下面的金属层101电接触。上述接地结构106、108位于开口部分104(开口部分104是通路)的边缘区域中，彼此间按恒定距离107(参见图4)呈周期性设置。然而，需要注意的是，接地结构106、108的恒定距离或周期性设置不是必需的，但是可以确保金属层的电导率。 
接地结构直径大约0.1至20微米，并且按彼此间大约1至200微米的距离设置。可以为支撑结构提供周期性设置，而不妨碍横向传导或甚至禁止横向传导。 
例如，这些接地结构高度在大约0.1至2微米之间。 
因此，在通路或键合焊盘的邻近为隔离和钝化层提供支撑，导致隔离和钝化层的机械性强化。通过提供包括隔离和钝化层以及接地结构的栅格，可以提供直接到衬底中的剪切力传送，导致剪切力被吸收在衬底中。因此，提供机械支撑，吸收引入的应力并且减小在金属层101上面的隔离和钝化层的横向膨胀或移动。 
正如从图5中可以看出，接地结构106、108设置在键合焊盘104的边缘附近，并连接到隔离和钝化层102，从而支撑隔离和钝化层102。此外，接地结构106、108连接到半导体衬底100，该衬底100是半导体材料的作用区域。 
根据本发明的另一示例性的实施方式，该接地结构通过衬底材料的热氧化从半导体衬底100本征生长，随后对热生长的氧化层进行结构化，例如通过选择性蚀刻。 
本发明可以用于半导体器件领域，该半导体器件设置有塑料或合成树脂的帽盖或外壳，该材料具有与半导体材料不同的温度膨胀系数。例如，该半导体器件可以是集成电路或分立器件，如小信号或功率晶体管。通过减少机械能量和剪切力转移到半导体器件的层结构中，可以提高器件的寿命的稳定性。 
因此，根据本发明的一方面，在没有外在地改变隔离和钝化层的的结构或组装(例如通过使用双层结构)的情况下，以及在没有改变该器件自身的结构(例如通过使用金属帽盖层)的情况下，隔离和钝化层的 机械稳定性可以从本质上增强。 
根据本发明的一方面，由于不必使用金属帽盖层，也就不必对该帽盖层进行结构化(因为没有金属帽盖层)，否则这会导致下面的隔离和钝化层露出。因此，应变引入层中的危险可以显著减小。 
由于接地结构容易加工，根据本发明的支撑结构可以容易地与晶片涂敷、芯片涂敷、双层隔离或韧性保护环结合使用，以便进一步增加器件的热机械寿命。 
由于本发明允许对于器件形成帽盖或密封使用高应力的模化合物(mould compound)，因此可以减少器件的加工成本，由于高应力模化合物的固化速率远高于低应力模化合物的固化速率，结果加工过程更快。 
应当注意，术语“包括”不排除其他元件或步骤，并且“一”或“一个”不排除多个，并且单个处理器或系统可以实现在权利要求中所述的数个装置或单元的功能。与不同实施方式相关描述的元件也可组合。 
还应当注意，在权利要求中的任何参考标记不应被理解为限制权利要求范围。 

Claims (19)

1.一种支撑结构，用于支撑半导体器件中的隔离和钝化层，该支撑结构包括：
第一组多个单独的接地结构，适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层。
2.根据权利要求1的支撑结构，
其中第一层是第一隔离和钝化层；并且
其中第二层是第二隔离和钝化层以及衬底之一。
3.根据权利要求1的支撑结构，
其中第一组多个单独的接地结构包括具有第一硬度的材料；
其中金属层包括具有第二硬度的材料；并且
其中第一硬度明显大于第二硬度。
4.根据权利要求1的支撑结构，
其中第一组多个单独的接地结构机械性能是硬的并且稳定，并包括从由热氧化物、二氧化硅、氮化硅和钛构成的组中选择的一种材料。
5.根据权利要求1的支撑结构，
其中半导体器件包括金属通路和键合焊盘中的至少一个；并且
其中第一组多个单独的接地结构设置在金属通路的边缘部分中或键合焊盘的边缘部分中。
6.根据权利要求1的支撑结构，
还包括第二组多个单独的接地结构，该第二组多个单独的接地结构适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层；
其中第一组多个单独的接地结构和第二组多个单独的接地结构沿着由器件顶部上的塑料成型产生的热机械应变的方向而设置。
7.根据权利要求1的支撑结构，
还包括第三组多个单独的接地结构，该第三组多个单独的接地结构适合于将第一层和第二层之一连接到半导体器件的下部第三层；
其中半导体器件的第三层是衬底的一部分。
8.根据权利要求1的支撑结构，
其中第一层是介电层。
9.一种半导体器件，具有用于支撑半导体器件中的隔离和钝化层的支撑结构，该支撑结构包括：
第一组多个单独的接地结构，适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层。
10.根据权利要求9的半导体器件，
其中第一层是第一隔离和钝化层；并且
其中第二层是第二隔离和钝化层以及衬底之一。
11.一种支撑半导体器件中的隔离和钝化层的方法，该方法包括以下步骤：
设置第一组多个单独的接地结构，该第一组多个单独的接地结构适合于将半导体器件的第一层经由金属层连接到半导体器件的下部第二层。
12.根据权利要求11的方法，
其中第一层是第一隔离和钝化层；并且
其中第二层是第二隔离和钝化层以及衬底之一。
13.根据权利要求11的方法，
其中设置第一组多个单独的接地结构包括以下步骤：
在衬底上本征地生长半导体器件的衬底材料的热氧化物。
14.根据权利要求12的方法，
其中生长热氧化物通过热氧化衬底的表面产生氧化层来执行；以及
对氧化层进行结构化，产生多个单独的接地结构。
15.根据权利要求14的方法，
其中对氧化层进行结构化包括蚀刻步骤。
16.根据权利要求14的方法，
其中沿着金属通路的边缘部分或键合焊盘的边缘部分设置所述第一组多个单独的接地结构。
17.根据权利要求14的方法，
其中沿着热机械应变的方向设置所述第一组多个单独的接地结构。
18.根据权利要求14的方法，
其中按照周期性的方式设置所述第一组多个单独的接地结构。
19.根据权利要求12的方法，
还包括提供第三组多个单独的接地结构的步骤，该第三组多个单独的接地结构适合于将第一层和第二层之一连接到半导体器件的下部第三层；
其中半导体器件的第三层是衬底的一部分。
CN2006800292111A 2005-08-09 2006-07-31 具有用于隔离和钝化层的支撑结构的半导体器件 Active CN101238574B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP05107307 2005-08-09
EP05107307.0 2005-08-09
PCT/IB2006/052607 WO2007017786A2 (en) 2005-08-09 2006-07-31 Semiconductor device with supporting structure for isolation and passivation layers

Publications (2)

Publication Number Publication Date
CN101238574A CN101238574A (zh) 2008-08-06
CN101238574B true CN101238574B (zh) 2012-01-11

Family

ID=37727692

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800292111A Active CN101238574B (zh) 2005-08-09 2006-07-31 具有用于隔离和钝化层的支撑结构的半导体器件

Country Status (5)

Country Link
US (1) US8062974B2 (zh)
EP (1) EP1922754A2 (zh)
JP (1) JP2009505390A (zh)
CN (1) CN101238574B (zh)
WO (1) WO2007017786A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101874301B (zh) 2007-11-27 2012-05-09 Nxp股份有限公司 电路基板的接触结构以及包括该接触结构的电路
US8125042B2 (en) * 2008-11-13 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US9331186B2 (en) 2009-12-21 2016-05-03 Nxp B.V. Semiconductor device with multilayer contact and method of manufacturing the same
CN115548110B (zh) * 2022-11-28 2023-03-21 深圳市威兆半导体股份有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763936A (en) * 1995-04-27 1998-06-09 Yamaha Corporation Semiconductor chip capable of supressing cracks in insulating layer
US5880529A (en) * 1996-10-22 1999-03-09 Intel Corporation Silicon metal-pillar conductors under stagger bond pads
EP0924762A2 (en) * 1997-12-22 1999-06-23 Siemens Aktiengesellschaft Interconnections in integrated circuit devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4192348B2 (ja) 1999-08-09 2008-12-10 株式会社デンソー 半導体装置
US7067902B2 (en) * 2003-12-02 2006-06-27 International Business Machines Corporation Building metal pillars in a chip for structure support

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763936A (en) * 1995-04-27 1998-06-09 Yamaha Corporation Semiconductor chip capable of supressing cracks in insulating layer
US5880529A (en) * 1996-10-22 1999-03-09 Intel Corporation Silicon metal-pillar conductors under stagger bond pads
EP0924762A2 (en) * 1997-12-22 1999-06-23 Siemens Aktiengesellschaft Interconnections in integrated circuit devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2001-53148A 2001.02.23

Also Published As

Publication number Publication date
EP1922754A2 (en) 2008-05-21
US8062974B2 (en) 2011-11-22
US20080217785A1 (en) 2008-09-11
WO2007017786A2 (en) 2007-02-15
CN101238574A (zh) 2008-08-06
WO2007017786A3 (en) 2007-07-05
JP2009505390A (ja) 2009-02-05

Similar Documents

Publication Publication Date Title
CN100552928C (zh) 半导体晶片及在集成电路芯片上形成边缘密封结构的方法
US6750516B2 (en) Systems and methods for electrically isolating portions of wafers
US8778791B2 (en) Semiconductor structure and method for making the same
CN101615598B (zh) 用于防止管芯切割引起的应力的保护密封环
CN102468247B (zh) 附着聚酰亚胺层的密封环结构
CN100373569C (zh) 加强焊盘结构及形成加强焊盘结构的方法
CN103250247B (zh) 用于光电子半导体芯片的载体和半导体芯片
US9218960B2 (en) Method of manufacturing a semiconductor device including a stress relief layer
US20090140393A1 (en) Wafer scribe line structure for improving ic reliability
CN101238574B (zh) 具有用于隔离和钝化层的支撑结构的半导体器件
CN102084479A (zh) 具有互连的晶圆级集成模块
US6248657B1 (en) Semiconductor device and method for manufacturing the same
EP1661179B1 (en) Active area bonding compatible high current structures
JP4675147B2 (ja) 半導体装置
US8329573B2 (en) Wafer level integration module having controlled resistivity interconnects
US7276440B2 (en) Method of fabrication of a die oxide ring
KR20240032986A (ko) 실리콘 ic를 밀봉하기 위한 구조체 및 방법
US20030162331A1 (en) Method for preventing burnt fuse pad from further electrical connection
US6815265B2 (en) Method of fabricating a semiconductor device with a passivation film
KR20070014126A (ko) 전자 디바이스
CN117769760A (zh) 包含集成区段的设备及其制造方法
CN116093030A (zh) 一种密封环、堆叠结构及密封环的制作方法
US8395240B2 (en) Bond pad for low K dielectric materials and method for manufacture for semiconductor devices
CN116544214A (zh) 半导体结构及其形成方法、以及晶圆切割方法
CN102097336A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20161011

Address after: Holland Ian Deho Finn

Patentee after: Naizhiya Co., Ltd.

Address before: Holland Ian Deho Finn

Patentee before: Koninkl Philips Electronics NV

CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: Nijmegen

Patentee after: Yasuyo Co. Ltd.

Address before: Holland Ian Deho Finn

Patentee before: Naizhiya Co., Ltd.