CN101236975A - 薄膜晶体管阵列基板及其制作方法 - Google Patents

Abstract

本发明涉及一种薄膜晶体管阵列基板及其制作方法，此薄膜晶体管阵列基板包括一基板；多条栅线与多条数据线，配置于基板上，且这些栅线与数据线相交以定义多个像素区域；多个像素结构，配置于基板上的各像素区域中，其中各像素结构包括一薄膜晶体管和一像素电极，薄膜晶体管的源极通过接触孔电性连接所述像素电极，薄膜晶体管的漏极位于栅线与数据线的交叉部。由于本发明的薄膜晶体管阵列基板中的薄膜晶体管的漏极和栅线和数据线的交叉部共用，这种结构能够减小栅线和数据线的耦合电容，从而降低栅线和数据线的信号延迟。

Description

薄膜晶体管阵列基板及其制作方法

技术领域

本发明涉及一种液晶显示装置及其制造方法，特别是涉及一种降低配线信号延迟的薄膜晶体管阵列基板及其制作方法。

背景技术

液晶显示器(LCD)是目前被广泛使用的一种平面显示器，跟其他显示方式相比，具有低功耗、外型薄、重量轻、无辐射等优点。一般而言，LCD包括有薄膜晶体管(TFT)阵列下基板、彩膜(CF)上基板及填充在上下基板之间的液晶层。阵列下基板上的显示区域包含多个子像素区域，每个子像素区域一般为两条栅极线(gate line，又称扫描线)与两条数据线(data line)交叉所形成的矩形或者其他形状区域，其内设置有薄膜晶体管以及像素电极，薄膜晶体管充当开关元件；彩膜上基板上的共通电极与阵列下基板上的像素电极之间的电场强度调制着液晶分子的偏转方向。

由于配线本身存在的电阻，以及该层配线和阵列下基板其它导电层间的电容、该层配线与彩膜上基板上的共通电极之间形成的电容，使得配线存在RC延迟。随着液晶显示面板尺寸的增加及分辨率的提高，LCD的配线，包括数据线、栅极线、修复线等的RC延迟也会随之增大。而过大的RC延迟会影响液晶显示器的亮度、对比度等，从而降低显示品质。如在栅极线打开TFT开关以及数据线对像素充电的过程中，栅极线上的RC延迟会影响TFT的开关特性，数据线上的RC延迟则会影响加在液晶层上的信号电压，从而影响显示特性。

图1示出一种TFT-LCD的子像素示意图。阵列基板100上的导电层有3层，分别是Gate层、D层和ITO层，其中Gate层形成栅线101、TFT的栅极106以及共用电极线102，D层(图中黑色斜线的部分)形成数据线103、TFT的源极104和漏极105，而ITO层形成像素电极107。各导电层之间有绝缘层(图中未画出)。栅信号加到栅极106上，用来打开或关闭TFT；当TFT打开时，数据信号通过数据线的漏极105传输到源极104。源极104通过接触孔108和像素电极107连接。阵列基板100和彩膜基板(图中未画出)之间是液晶层，像素电极和彩膜基板上的ITO层之间形成液晶电容Clc，液晶电容上的电压用来控制液晶分子的旋转方向；像素电极和共用电极线之间形成存储电容Cst，用来辅助保持液晶电容上的电压。左右相邻像素共用一根栅线101，上下相邻像素共用一根数据线103。

图2示出另一种子像素结构，其中TFT的源极204、漏极205的结构与图1略有不同，且是以栅线101作为TFT的栅极。

在上述两种子像素结构中，计算栅线和数据线之间的电容时除了要考虑栅线和数据线交叉部分形成的电容外，还要考虑TFT的漏极和栅线之间的电容。

目前通常采用如下几种方法来降低配线RC延迟：

第一种方法是采用低电阻率的配线材料。在中国申请专利CN200380103627.X中，公开了一种使用更低电阻率的铜合金作为配线材料的方法。虽然采用铜或者铜合金作为配线材料能够降低配线电阻R，从而降低配线上的信号延迟，但是目前还不能进行量产，实用性较差。

第二种方法是增加配线的宽度及厚度以降低配线的电阻，从而降低配线的信号延迟，但是增加配线宽度会使阵列下基板的开口率降低，同时和其它层之间的电容也会增大，对降低RC延迟的效果有限；另外，增加配线厚度还会增加靶材的使用量，影响产率(throughput)，还会增加产品点缺陷、线缺陷的发生率。

第三种方法是减少配线层和阵列下基板其它导电层之间的交叠面积。采用自对准工艺(Self-Alignment Process)能够降低阵列下基板上各层配线之间的电容，从而减小配线的RC延迟。但是考虑到目前的工艺能力，这种方法降低配线RC延迟的能力也有限。

发明内容

本发明所要解决的技术问题是提供一种能够降低栅线和数据线信号延迟的薄膜晶体管阵列基板。

本发明为解决上述技术问题而采用的技术方案是提供一种薄膜晶体管阵列基板，包括一基板、多条栅线和数据线以及多个像素结构。这些栅线与数据线，配置于基板上，且栅线与数据线相交以定义多个像素区域。多个像素结构配置于基板上的各像素区域中，其中各像素结构包括一薄膜晶体管和一像素电极，该薄膜晶体管的源极通过接触孔电性连接所述像素电极，该薄膜晶体管的漏极位于栅线与数据线的交叉部。

本发明还提供一种上述薄膜晶体管阵列基板制作方法，包括以下步骤：首先，提供一基板，并在基板上形成栅线和栅极；接着，在栅线和栅极之上覆盖栅极绝缘层，再在栅极绝缘层上形成半导体层；之后，在半导体层和栅极绝缘层上形成数据线和薄膜晶体管的漏极、源极，其中以所述栅线和数据线的交叉部作为所述漏极；最后形成像素电极并通过接触孔和薄膜晶体管的源极电性连接。

由于本发明的薄膜晶体管阵列基板中的TFT的漏极和栅线和数据线的交叉部共用，这种结构能够减小栅线和数据线的耦合电容，而栅线和数据线的电阻基本保持不变，基于信号延迟的时间系数τ正比于共用电极上的总电容和总电阻的乘积，本发明的薄膜晶体管阵列基板能够降低栅线和数据线的信号延迟。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是现有的一种TFT阵列基板的子像素结构示意图。

图2是现有的另一种TFT阵列基板的子像素结构示意图。

图3是本发明一个实施例的TFT阵列基板的子像素结构示意图。

图4A～图4C是根据本发明一个实施例的TFT阵列基板的制作方法流程图。

具体实施方式

图3是本发明一个实施例的TFT阵列基板的结构示意图。在一个薄膜晶体管阵列基板上，配置有多条栅线301和数据线303(图中各示出2条)以及共用电极线302，这些栅线和数据线相交以定义多个像素区域(图中示出一个)，在图中所示像素区域中，配置了一个像素结构，其包括一个薄膜晶体管和一个像素电极307，该薄膜晶体管具有源极304、漏极305以及栅极，其中像素电极307通过接触孔308与薄膜晶体管的源极304连接，漏极305是位于栅线301与数据线303的交叉部，栅极则是位于栅线301上。

下面参照图4A～图4C说明本发明的薄膜晶体管阵列基板的制作流程。图4A～图4C是图3中剖面线A-A位置的基板截面图。

首先，参照图4A，提供一绝缘基板300，并在基板上形成包括上述栅线301和栅极的栅极布线层310。接着，参照图4B，先在栅极布线层310之上覆盖栅极绝缘层320，之后，在绝缘层320上形成包括非晶硅层331和n+非晶硅层332的半导体层330。再者，在半导体层330和栅极绝缘层320上形成数据布线层340。之后，参照图4C所示，使数据布线层形成上述数据线303和薄膜晶体管的漏极305、源极304，其中是以栅线301和数据线303的交叉部作为漏极305。之后，覆盖一层钝化层350，然后形成像素电极307(参照图3)并通过接触孔308和薄膜晶体管的源极304电性连接。

本发明的薄膜晶体管阵列基板中，其TFT的漏极与栅线和数据线的交叉部共用，这种结构能够减小栅线和数据线的耦合电容，而栅线和数据线的电阻基本保持不变，基于信号延迟的时间常数τ正比于共通电极上的总电容和总电阻的乘积，即：

                   τ∝R*C

这种子像素结构能够减小栅线和数据线上的信号延迟。以32英寸TV的子像素为例进行说明，其分辨率为1366×3×768，其子像素大小为170.25μm×510.75μm。基于本发明的LCD栅线和数据线的信号延迟的时间常数与未采用本发明的通常的LCD的栅线和数据线的信号延迟的时间常数如下表1所示：

	本发明	参考值	降低效果
				栅线	2.07μs	2.27μs	-9％
数据线	2.02μs	2.17μs	-7％

                    表1

可见，本发明的薄膜晶体管阵列基板能够降低LCD的栅线和数据线上的信号延迟。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (6)

1.一种薄膜晶体管阵列基板，其特征在于包括：

一基板；

多条栅线与多条数据线，配置于所述基板上，其中所述栅线与数据线相交以定义多个像素区域；

多个像素结构，配置于所述基板上的各像素区域中，其中各像素结构包括一薄膜晶体管和一像素电极，所述薄膜晶体管的源极通过接触孔电性连接所述像素电极，所述薄膜晶体管的漏极位于所述栅线与数据线的交叉部。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，还包括共用电极线，所述像素电极部分与所述共用电极线连接。

3.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管的栅极是位于所述栅线上。

4.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，还包括一栅极绝缘层，设置于所述栅线之上。

5.如权利要求4所述的薄膜晶体管阵列基板，其特征在于，还包括一半导体层，其位于所述薄膜晶体管的源极和漏极的下方且在所述栅极绝缘层之上。

6.一种薄膜晶体管阵列基板的制作方法，包括以下步骤：

提供一基板；

在基板上形成栅线和栅极；

在栅线和栅极之上覆盖栅极绝缘层；

在栅极绝缘层上形成半导体层；

在半导体层和栅极绝缘层上形成数据线和薄膜晶体管的漏极、源极，其中以所述栅线和数据线的交叉部作为所述漏极；以及

形成像素电极并通过接触孔和薄膜晶体管的源极电性连接。

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