CN101226930A

CN101226930A - 具有层或结构识别标记的半导体结构及其制作方法和应用

Info

Publication number: CN101226930A
Application number: CNA2007100364741A
Authority: CN
Inventors: 郭志蓉; 张启华; 董伟淳; 林育正
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-01-15
Filing date: 2007-01-15
Publication date: 2008-07-23
Anticipated expiration: 2027-01-15
Also published as: CN101226930B

Abstract

一种具有层或结构的识别标记的半导体结构，该识别标记用于进行半导体故障分析时准确剥离结构层，该结构包括：器件区，包括栅极氧化层、栅极、接触窗、金属层、通孔及电介质层；测试图案区，包括模拟器件结构和电介质层；层或结构识别标记区，在需要做分析的典型图案附近，包括识别标记和电介质层。利用该识别标记，可以清楚地确定待分析的结构层，从而可以提高故障分析的效率，改善故障分析的设计(design for FA)，改善检测的设计(design for testing)。

Description

具有层或结构识别标记的半导体结构及其制作方法和应用

技术领域

本发明涉及故障分析中的层或结构的识别标记及其制作方法和应用，特别是涉及改善故障分析周期和故障分析设计或检测设计的层或结构的识别标记及其制作方法和应用。

背景技术

在集成电路芯片的故障(Failure Analysis)分析过程中，剥离层是经常要用到的物理分析方法，即将芯片样品一层一层地剥下后进行分析，看缺陷是在哪一层出现。或者通过电性分析，判断缺陷可能在哪一层出现后(如GOI)直接将样品剥到那一层，然后做必要的分析，以缩短分析周期。

去除一层可以用化学试剂腐蚀、研磨或反应离子束刻蚀(Reactive IonEtch，RIE)的方法，但是在分析多层布线(如6～8层)产品过程中经常会碰到不确定是否已剥到所需要的层次，或者不确定现在已经剥到哪一层的问题。这种现象在分析可靠性测试及切割道上测试关键测试结构(TestKey)时常常遇到。由于制程上的考虑，如化学机械研磨(ChemicalMechanical Polishing，CMP)平坦性及均匀性，通常有一层及多层虚拟(Dummy Structure)结构，给进一步处理样品带来很大的困难。

半导体组件中，栅极氧化层的完整与否，关系着电容上电荷的存放能力，故需设计一个适当流程，其主要目的在于测定栅极氧化层的击穿电压(Breakdown Voltage)、有效氧化层厚度等，以仿真栅极氧化层的品质及可信赖度，通常即以此击穿电压值表示栅极氧化物的完整性(Gate OxideIntegrity，GOI)的优劣程度。

发明内容

本发明的目的在于提供一种故障分析中进行剥离时用于识别的层或结构识别标记及其制作方法和应用。

本发明的具有层或结构识别标记的半导体结构包括：

a)器件区，包括半导体器件结构；

b)测试图案区，包括模拟器件结构和电介质层；

c)层或结构识别标记区，用与器件结构相同的材料制作的在需要做分析的典型图案附近，具有识别标记和电介质层，用于半导体故障分析时准确剥离结构层。

根据本发明，所述的半导体器件结构包括栅极氧化层、栅极、接触窗、金属层、通孔及电介质层。

根据本发明的，当测试图案是多层金属制程的栅极完整性测试(GOI)图案时，优选识别标记为“Poly”代表多晶硅，“M1”、“M2”、“M3”……代表各金属层。

当测试图案是晶片接受测试(WAT Test Key)图案时，识别标记为“V1”、“V2”……，代表第一通孔链(Via-1 chain)、第二通孔链(Via-2chain)……。

当测试图案是静电放电测试(ESD Test Key)图案时，识别标记为P，代表PMOS。

当测试图案是电迁移测试(EM Test Structure)图案时，识别标记为层/长度/宽度，如“M3/850/2.0”代表第三层金属，其长度为850μm和宽度为2.0μm。

优选识别标记为代表所对应的层或结构的文字或符号。更优选是代表所对应的层或结构的中文字、英文字、或与其相应的符号。

本发明的半导体中层或结构识别标记的制作，在设计测试图案布图时，可以在需要做分析的典型测试图案的附近制作。

该制作方法包括如下步骤：

a)在器件区域制作多晶硅栅极，同时在测试图案区域制作多晶硅栅极和在标记区域制作识别多晶硅层的识别标记；

b)在器件区域制作接触窗；

c)在器件区域制作第一层金属，同时在标记区域制作第一层金属识别标记；

d)在器件区域制作第一通孔；

e)在器件区域制作第二层金属，同时在标记区域制作第二层金属识别标记；

f)在器件区域制作第二通孔；

g)在器件区域制作第三层金属，同时在标记区域制作第三层金属识别标记；

同样制作其他层金属，以及进行其他后续制程。

其中，所述的测试区域可以做在切割道上或特定的可靠性/WAT测试区域。所述的标记区域可以选在测试结构四周/旁，在设计规则(Designrule)允许范围内的空白处。

优选将识别标记制作为代表所对应的层或结构的文字或符号，更优选为代表所对应的层或结构的中文字、英文字、或其相应的符号。

本发明的方法可应用于多层金属制程的栅极氧化物完整性(GOI)及其它测试图案，也可应用于晶片接受测试(WAT Test Key)图案，还可应用于电迁移测试结构(EM Test Structure)图案。

本发明的优点是可以提高故障分析的效率，改善故障分析的设计(design for FA)，改善检测的设计(design for testing)。

本发明不仅可以有效解决上述问题，而且能应用到可靠性测试及切割道上test key的设计。

附图说明

下面结合附图详细介绍本发明。以下是本发明的一个实施例的标记的制作过程示意图。然而需要注意的是，这些附图只是用来说明本发明的典型实施例，而不构成为对本发明的任何限制，在不背离本发明的构思的情况下，可以具有其他更多等效实施例。而本发明的保护范围由权利要求书决定。

图1是本发明的一个实施例，在形成各层标记后的截面图。

图2是本发明的一个实施例，在做完多晶硅层后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图3是本发明的一个实施例，在接触窗做完后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图4是本发明的一个实施例，在第一层金属做完后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图5是本发明的一个实施例，在第一通孔做完后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图6是本发明的一个实施例，在第二层金属做完后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图7是本发明的一个实施例，在第二通孔做完后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图8是本发明的一个实施例，在第三层金属做完后，各区域的俯视图和截面图的对比。(其中SiO₂是透明的)

图9是本发明的一个实施例，GOI测试图案上的最终各区域的俯视图。(其中SiO₂是透明的)

图10是本发明的一个实施例，识别标记设计在GOI测试图案上的应用的示意图。

图11是本发明的另一个实施例，识别标记设计在WAT Test Key上的应用的示意图。可在图中标示：S(source/源)，D(Drain漏)and G(Gate栅)，易于避免测试或分析中偶尔发生的错误。

图12是本发明的又一个实施例，识别标记设计在EM Test Structure中的应用的示意图。图中层的(layer)/长度(Length)/宽度(Width)都有明确的表示。

附图标记说明

01 衬底

02 电介质层(SiO₂)

03 接触孔

04 通孔

05 通孔

06 隔离(STI/LOCOS)

1 有器件区域

11 器件区域栅极氧化物层

12 器件区域多晶硅栅极

13 器件区域第一层金属

14 器件区域第二层金属

15 器件区域第三层金属

2 GOI测试图案区域

21 GOI测试图案区域栅极氧化物层

22 测试区域多晶硅栅极

3 层识别标记区域

31 标记区域栅极氧化物

32 标记区域多晶硅栅极

33 标记区域第一层金属

34 标记区域第二层金属

35 标记区域第三层金属

具体实施方式

下面结合附图和实施例对本发明进一步详细说明。

实施例1

本发明的一个实施例，是在有关具有三层金属的典型GOI图案上制作的识别标记如图1所示，在衬底01上具有器件区1，测试图案区2和识别标记区3。其中，器件区1上制作有栅极氧化层11、多晶硅栅极12、接触孔03和各层做连线用的金属，如第一层金属13、第二层金属14、第三层金属15，以及金属连线间的通孔04、05等；在测试图案区具有进行栅极氧化层完整性测试的测试用多晶硅栅极22和栅极氧化层21；在识别标记区，具有与器件区的各个部分相对应的识别标记，如多晶硅识别标记“Poly”32、第一层金属识别标记“M1”33、第二层金属识别标记“M2”34、第三层金属识别标记“M3”35。

具有本发明的识别标记区的样品，需要进行剥离层时，即将样品一层层地剥下去，通过透明的氧化物电介质层可以清晰地看见剥离要达到的那一层是什么层，就可以看到缺陷是在哪一层出现。或者通过电性分析，判断缺陷可能在哪一层出现后(如GOI)直接将样品剥到那一层，然后做必要的分析，以缩短分析周期。

本实施例的层或结构识别标记经过如下步骤制作：

在设计测试图案布图时，可以在需要做分析的典型图案的附近制作识别标记。如GOI测试图案的附近，制作出表明多晶硅的“Poly”，表明第一金属层的“M1”，表明第二金属层的“M2”，表明第三金属层的“M3”等。

a)如图2所示，在衬底01上依次进行栅极氧化物和多晶硅的淀积，然后按照常规技术，在器件区域1上制作栅极氧化层11和多晶硅栅极12，同时在测试图案区域2上制作栅极氧化层21和多晶硅栅极22，以及在标记区域3上制作栅极氧化层31和识别多晶硅层的识别标记32，识别标记为“Poly”或“多晶硅”；

b)如图3所示，按照常规技术，在器件区域1上制作接触窗03；

c)如图4所示，按照常规技术，在器件区域1上制作第一层金属13，同时在标记区域3上制作第一层金属识别标记33，识别标记为“M1”或“第一金属”；

d)如图5所示，按照常规技术，在器件区域1上制作第一通孔04；

e)如图6所示，按照常规技术，在器件区域1上制作第二层金属，同时在标记区域3上制作第二层金属识别标记34，识别标记为“M2”或“第二金属”；

f)如图7所示，按照常规技术，在器件区域1上制作第二通孔04；

g)如图8所示，按照常规技术，在器件区域1上制作第三层金属15，同时在标记区域3上制作第三层金属识别标记35，识别标记为“M3”或“第三金属”；

其他区域覆盖电介质层，以及按照常规技术进行其他后续制程。

图9是该实施例，GOI测试图案上的最终各区域的俯视图。(其中SiO₂是透明的)

图10是该实施例的设计在GOI测试图案附近的识别标记示意图，其中“Poly”代表多晶硅层，“M1”代表第一金属层，“M2”代表第二金属层，“M3”代表第三金属层。还可以根据需要制作更多的层的识别标记。

这样在处理样品的时候，因为只需要读出图案周围还保留的最上面的标记，就可以非常的清楚处理到哪一层了。极大地改善了故障分析的设计(Design for FA，DFA)和检测的设计(Design for Testing，DFT)，也易于避免测试或分析中偶尔发生的错误。

实施例2

本发明的另一实施例，用于WAT Test Key上标示所测的图案。

在设计测试图案布图时，可以在需要做分析的典型图案，如WAT TestKey测试图案的附近，做出代表所测图案的简称，如V1代表Via-1 chain，V2代表Via-2 chain，P代表ESD Test Key的PMOS等等。任何结构，只要有适当的空间或虚拟结构“dummy structure”就可以做出简洁明了的识别标记。

如图11中所示，是一种WAT Test Key上所做的识别标记，其中S(source)代表源极，D(Drain)代表漏极，and G(Gate)代表栅极。通过这样的识别标记，极大地改善了故障分析的设计(Design for FA，DFA)和检测的设计(Design for Testing，DFT)，也易于避免测试或分析中偶尔发生的错误。

实施例3

本发明的又一个实施例，识别标记设计在EM Test Structure中的应用。

在设计测试图案布图时，可以在需要做分析的典型图案，如EM TestStructure测试结构附近，做出代表性的识别标记，如图12所示，M3是第三层金属，该金属层的长度为850μm，该金属层的宽度为2.0μm，在图中都有明确的表示，从而易于测试及分析，极大地改善了故障分析的设计(Design for FA，DFA)和检测的设计(Design for Testing，DFT)，并有效避免测试或分析中偶尔发生的错误。

以上是针对本发明的一些实施例进行的详细说明，但是这些实施例不构成对本发明的任何限制，在不背离本发明的基本构思范围之下还可以有更多等效的和变化的实施例，而本发明的保护范围是由权利要求书的范围决定。

Claims

1.一种具有层或结构识别标记的半导体结构，包括：

a)器件区，包括半导体器件结构；

b)测试图案区，包括模拟器件结构和电介质层；

2.根据权利要求1所述的半导体结构，其特征在于，所述的半导体器件结构包括栅极氧化层、栅极、接触窗、金属层、通孔及电介质层。

3.根据权利要求1或2所述的半导体结构，其特征在于，所述的测试图案是多层金属制程的GOI图案。

4.根据权利要求3所述的半导体结构，其特征在于，所述的识别标记为“Poly”代表多晶硅，“M1”、“M2”、“M3”......代表各金属层。

5.根据权利要求1或2所述的半导体结构，其特征在于，所述的测试图案是WAT Test Key图案。

6.根据权利要求5所述的半导体结构，其特征在于，所述的识别标记为“V1”、“V2”......代表第一通孔链(Via-1 chain)、第二通孔链(Via-2 chain)......

7.根据权利要求1或2所述的半导体结构，其特征在于，所述的测试图案是ESD Test Key图案。

8.根据权利要求7所述的半导体结构，其特征在于，所述的识别标记为P，代表PMOS。

9.根据权利要求1或2所述的半导体结构，其特征在于，所述的测试图案是EM Test Structure图案。

10.根据权利要求9所述的半导体结构，其特征在于，所述的识别标记为层/长度/宽度，如“M3/850/2.0”代表第三层金属，其长度为850μm和宽度为2.0μm。

11.一种半导体的层或结构识别标记的制作方法，包括如下步骤：

a)在器件区域制作第一层结构，同时在测试图案区域制作相应的测试结构和在标记区域制作识别该结构的标记；

b)在器件区域制作接触窗；

d)在器件区域制作第一通孔；

f)在器件区域制作第二通孔；

同样制作其他层金属，以及进行后续制程。

12.根据权利要求11所述的层或结构识别标记的制作方法，其特征在于，所述的测试区域可以做在切割道上或特定的可靠性/WAT测试区域。

13.根据权利要求11所述的层或结构识别标记的制作方法，其特征在于，所述的标记区域可以选在测试结构四周/旁，在设计规则允许范围内的空白处。

14.根据权利要求11所述的层或结构识别标记的制作方法，其特征在于，所述的测试结构为多层金属制程的栅极氧化物的完整性测试结构。

15.根据权利要求11所述的层或结构识别标记的制作方法，其特征在于，所述的测试结构为晶片接受测试图案。

16.根据权利要求11所述的层或结构识别标记的制作方法，其特征在于，所述的方法可应用于电迁移测试结构图案。

17.根据权利要求11～16中的任一项所述的层或结构识别标记的制作方法，其特征在于，所述的识别标记制作成代表所对应的层或结构的文字或符号。