CN101221982B - 异质结双极晶体管及其形成方法 - Google Patents
异质结双极晶体管及其形成方法 Download PDFInfo
- Publication number
- CN101221982B CN101221982B CN200810002829XA CN200810002829A CN101221982B CN 101221982 B CN101221982 B CN 101221982B CN 200810002829X A CN200810002829X A CN 200810002829XA CN 200810002829 A CN200810002829 A CN 200810002829A CN 101221982 B CN101221982 B CN 101221982B
- Authority
- CN
- China
- Prior art keywords
- metal
- bipolar transistor
- extrinsic base
- heterojunction bipolar
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 97
- 239000002184 metal Substances 0.000 claims abstract description 97
- 239000004065 semiconductor Substances 0.000 claims abstract description 87
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 38
- 239000000956 alloy Substances 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- 238000000407 epitaxy Methods 0.000 claims abstract 3
- 238000005530 etching Methods 0.000 claims description 29
- 229910021332 silicide Inorganic materials 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910019001 CoSi Inorganic materials 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 238000007665 sagging Methods 0.000 claims description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims 3
- 229910005883 NiSi Inorganic materials 0.000 claims 3
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims 3
- 238000003475 lamination Methods 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 238000012545 processing Methods 0.000 abstract description 9
- 229910001092 metal group alloy Inorganic materials 0.000 abstract 1
- 239000000463 material Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000011435 rock Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000004224 protection Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000007630 basic procedure Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- -1 tetramethyl oxyammonia Chemical compound 0.000 description 2
- 229910018565 CuAl Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- LENZDBCJOHFCAS-UHFFFAOYSA-N tris Chemical compound OCC(N)(CO)CO LENZDBCJOHFCAS-UHFFFAOYSA-N 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
公开了一种具有自对准的亚光刻非本征基极区域的异质结双极晶体管结构，包括为该基极制作的自对准的金属半导体合金和自对准的金属接触部。非本征基极区域的横向尺寸由牺牲间隔件的印迹限定，其厚度通过选择性外延生长来控制。采用与传统的硅加工兼容的方法为非本征基极制作了自对准的半导体金属合金和自对准的金属接触部。
Description
技术领域
本发明涉及为半导体器件制作的接触部，具体地说涉及为异质结双极晶体管(HBT)的基极制作的、具有亚光刻尺寸的金属半导体合金(例如硅化物或锗化物)接触部。本发明还涉及为HBT基极制作亚光刻接触部的方法。
背景技术
非本征基极-集电极电容(Cbcx)的减小提高了异质结双极晶体管(HBT)的速度。ft(截止频率)和fmax(最大振荡频率)都取决于Cbcx。在传统的HBT中，形成基极接触部需要非本征基极-集电极结的较大面积。此外，非本征基极的金属接触部(例如通孔(via))不是与发射极自对准的，而是通过光刻来限定的。这进一步增加了非本征基极的面积，因为布图设计规则必须允许重合误差。
因此，期望制作这样一种HBT，其具有与发射极自对准的基极，而且具有小的(优选亚光刻；小于100nm)非本征基极区域，金属接触部也与该区域自对准。非本征基极电阻还可以通过加厚非本征基极以及将非本征基极的顶部转化为诸如硅化物的金属半导体合金来最小化。
鉴于上述内容，需要提供具有小基极-集电极电容和低非本征基极电阻的HBT。本发明提供了具有亚光刻非本征基极的HBT，该非本征基极由与发射极相邻的侧壁间隔件的印迹来限定。因此，非本征基极的制作是与发射极自对准的。为了降低基极电阻，基极的非本征部分首先通过选择性外延生长来加厚，然后将非本征基极的顶部转化为金属半导体合金。非本征基极的金属接触部也作为硅化过程的一部分制作，而且与非本征基极自对准。
发明内容
本发明提供一种具有自对准的亚光刻非本征基极的HBT，其中为该非本征基极制作了自对准的金属半导体合金和金属接触部。
本发明的结构和方法提供了优于现有技术的若干优点。首先，本发明将非本征基极和集电极之间的电容的寄生分量最小化，并且降低了基极非本征电阻。其次，本发明提供了用于在非本征基极和发射极上方形成金属半导体合金区域的自对准金属半导体合金(例如自对准多晶硅化物)工艺，这避免了光刻。第三，本发明的方法在还是不使用光刻的情况下形成到非本征基极的金属半导体合金区域的金属接触部。
在本发明的第一方面，公开了一种诸如HBT的半导体结构，从顶到底包括通过浅沟槽隔离氧化物隔离的发射极、基极、集电极。基极具有通过先前形成在发射极的侧壁上的可用后去除(disposable)的间隔件限定的非本征部分。非本征基极还通过外延生长加厚，而且其上表面转化为金属半导体合金，优选转化为硅化物，该合金连接到在浅沟槽隔离氧化物上方延伸的导线。
在本发明的第二方面，公开了一种用于制作具有自对准的亚光刻非本征基极的HBT的方法，为该非本征基极制作了自对准的金属半导体合金和自对准的金属接触部。所公开的HBT包括具有通过镶嵌(damascene)工艺形成的薄侧壁间隔件(例如SiO2)和厚的可用后去除的间隔件(Si3N4)的发射极。非本征基极-集电极结区域通过形成在发射极的薄SiO2侧壁上的可用后去除的间隔件来限定。非本征基极-集电极结的未被可用后去除的间隔件保护的部分通过活性离子蚀刻(RIE)而被蚀刻，并在之后由氧化物代替。均厚沉积(blanket deposit)的氧化物被化学机械抛光(CMP)抛光到发射极的高度(level)，并且还可以进一步凹进一定量。对可用后去除的间隔件进行蚀刻以暴露非本征基极。
接着，使用选择性半导体外延生长来加厚非本征基极。沉积均厚金属膜，然后通过限定器件周围的浅沟槽隔离(STI)的掩模来构图。采用退火来通过将该金属膜与凸起的基极以及发射极的顶部反应而形成金属半导体合金，例如硅化物。然后通过第二氧化物沉积和CMP使该结构平坦化，使得发射极的顶部被暴露。在发射极的SiO2侧壁上方的未反应金属的顶部也被暴露。然后从发射极的侧壁(相对于金属半导体合金)选择性地蚀刻未反应的金属。防止埋置在氧化物下方的未反应金属被该蚀刻过程蚀刻，并保持其与凸起的基极区域上方的金属半导体合金接触。然后通过通往所埋置的金属的通孔形成与基极接触的接触部。
在本发明的另一实施例中，为了避免基极在线后端(BEOL，back-end of the line)处理过程中基极的进一步金属半导体形成，如硅化作用，去除保护未反应金属的电介质，而且将该金属转化为半导体合金。
本发明的该方面是按照自对准的方式通过以下加工步骤执行的：沉积均厚半导体层如硅层，通过退火和将埋置的导电金属与沉积的半导体层反应而将埋置的导体金属转化为金属半导体合金如硅化物，最后使用蚀刻来去除任何未反应的半导体(例如湿四甲基氢氧化胺(TMAH)蚀刻)。通过氧化物沉积和CMP来使该结构平坦化。使用通往在该氧化物上方延伸的金属半导体合金的通孔形成到基极的接触部。
要注意，优选的金属半导体合金包括硅化物或锗化物，硅化物最优选。
附图说明
图1-13是示出本发明制作包括自对准硅化物和金属接触部的、具有自对准亚光刻非本征基极的HBT的基本加工步骤的图示(通过截面视图)。
图14-19是示出结合图1-13示出的基本加工步骤可以可选地用在本发明中的其它加工步骤的图示(通过截面视图)。
具体实施方式
现在通过引用下面的讨论，更为详细地描述提供具有自对准亚光刻非本征基极的HBT以及制作该HBT的方法的本发明。在该讨论中，参考示出本发明的实施例的各个图。由于本发明的实施例的图是为了图解目的而提供的，因此其中包含的结构不是按比例绘制的。
在下面的描述中，提出了很多的具体细节，例如特定结构、部件、材料、尺寸、加工步骤和技术，以提供对本发明的全面理解。但是本领域的技术人员应当理解，本发明可以用可行的可替换过程选项来实现而不需要这些具体的细节。在其它实例中，为了避免使本发明模糊，没有详细描述公知的结构或加工步骤。
应当理解，如果将作为层、区域或衬底的元件称为“在另一个元件上”或“在另一个元件上方”，则该元件可以直接位于该另一个元件上，或者还可以存在中间元件。相反，如果将元件称为“直接在另一个元件上”或“直接在另一个元件上方”，则不存在中间元件。还应当理解，如果将元件称为“在另一个元件下方”或“在另一个元件之下”，则该元件可以直接位于该另一个元件下方或之下，或者还可以存在中间元件。相反，如果将元件称为“直接在另一个元件下方”或“直接在另一个元件之下”，则不存在中间元件。
如上所述，提供一种诸如HBT的半导体结构，其从顶至底包括通过浅沟槽隔离氧化物隔离的发射极、基极和集电极。基极具有通过先前形成在发射极侧壁上的可用后去除的间隔件限定的非本征部分。非本征基极还通过外延生长加厚，而且其上表面转化为金属半导体合金，优选转化为硅化物，该合金连接到在浅沟槽隔离氧化物上方延伸的导线(例如金属)。
制作上述半导体结构的本发明的基本方法例如在图1-13中示出。参考图1，起始的半导体衬底包括半导体晶片例如硅101、通过浅沟槽隔离(STI)氧化物102隔开的集电极区域(C)100、由在集电极区域100上方形成的由单晶半导体膜区域103和在STI氧化物102上方形成的多晶半导体膜103A组成的基极(B)、在基极上方使用镶嵌工艺形成的发射极(E)104。在本发明的高度优选的实施例中，晶片101包括块体硅，半导体膜103和103A包括SiGe。
HBT基极(B)通常通过非选择性半导体外延生长而形成。在本发明的一个实施例中，采用非选择性SiGe外延生长。在单晶半导体集电极区域100上方形成基极层作为单晶半导体膜103，该集电极区域100用作半导体外延生长的模板。要注意，单晶半导体膜103的一部分用作本发明结构的非本征基极。在STI氧化物102上方，基极层作为多晶半导体103A沉积，因为该氧化物是非晶的，并且不会提供用于外延生长的模板。HBT发射极(E)104通常通过将多晶Si沉积在氧化物105中形成的沟槽内来形成。通过CMP除去沉积在氧化物105上方的过量的多晶Si。该镶嵌工艺的细节可以在2006年7月26日提交的美国申请11/460,013(代理人案卷号FIS920050312US1)中找到，在此通过引用将其公开内容全部合并于此。
参考图2，通过传统的蚀刻而使发射极104凹进，通过诸如化学汽相沉积的传统技术在凹进的发射极104上方沉积氮化硅盖层106。此后，选择性地蚀刻氧化物105，以暴露发射极(E)的侧壁和基极(B)。参考图3，在发射极的每一侧上形成薄SiO2间隔件107。均厚沉积和蚀刻Si3N4层以形成Si3N4间隔件108，如图4所示。在用于形成间隔件108的蚀刻过程中，也对盖层106进行蚀刻以形成发射极盖层106’。
之后，间隔件108印迹的宽度W将限定非本征基极的横向尺寸。如图5所示，使用活性离子蚀刻(RIE)来从未被间隔件108或发射极104掩蔽的区域蚀刻半导体膜103和103A。选择RIE化学(chemistry)以主要蚀刻硅或SiGe，并且对电介质如二氧化硅(SiO2)和氮化硅(Si3N4)有选择性。举例来说，具有HBr化学的RIE可以具有大于1∶100的典型蚀刻选择性(即，氧化物蚀刻比硅蚀刻慢100倍)。蚀刻还去除一些集电极(C)材料。类似的集电极材料去除过程的细节可以在美国申请序列号No.6,864,560中找到。蚀刻进入集电极中的量不是关键性的。要注意，在图5中，附图标记109表示通过本发明的该步骤产生的蚀刻区域。
参考图6，均厚沉积氧化物或其它类似的绝缘体110，并且执行化学机械抛光(CMP)来使表面平坦化。将绝缘体110向下抛光到发射极盖层106’的高度。然后使绝缘体110进一步下凹到发射极盖层106’线以下，但是保持在STI 102线以上。
参考图7，选择性地去除氮化硅间隔件108以暴露半导体膜103的顶表面。注意，在去除间隔件108的过程中，也将发射极盖层106’从该结构中去除。先前被间隔件108占据的被蚀刻区域在图7中由附图标记111表示。由于半导体膜103(也形成非本征基极103e)通常做得很薄(大约30nm或更低)以实现HBT中的高增益，形成非本征基极103e的暴露的半导体膜103必须在形成诸如硅化物的金属半导体合金之前加厚。半导体膜103的暴露部分通过选择性半导体如Si或SiGe外延生长来加厚(即附加的半导体112仅沉积在暴露的半导体表面上方，而没有沉积在电介质表面上方)，如图8所示。由于发射极104也被暴露，因此在发射极104的顶上也形成附加的半导体112’。
半导体112可以是原位(in-situ)掺杂的(即，掺杂剂原子在外延生长过程中添加到半导体晶格中)。但是原则上，还可以使用离子注入来对半导体112掺杂，可能需要发射极遮盖来阻挡掺杂剂对发射极104掺杂。也可以采用其它方法来对半导体112掺杂。例如，可以之后在该过程中选择性地对半导体112掺杂，或者可以在发射极顶部形成阻挡掩模，然后可以采用原位掺杂沉积工艺来选择性地形成半导体。
参考图9，金属膜113如Ti、Co、Ni、Pt、W或其合金均厚沉积在该结构上。用稍大于用于限定集电极的掩模(浅沟槽隔离掩模)的掩模(未示出)来对金属113构图。
参考图10，通过使金属113与半导体表面112以及发射极104的顶表面反应而形成诸如硅化物或锗化物的金属半导体合金115。金属113的不与半导体表面接触的部分，例如在SiO2间隔件107上方和在绝缘体110上方的部分不转化为金属半导体合金。金属与半导体表面的反应典型地通过快速热退火(RTA)进行。选择金属层113的厚度以使得发射极上方的所有添加的半导体112’与一些顶部发射极材料104反应以形成金属半导体合金115。这避免了在发射极(E)上方形成p-n结，因为发射极(E)104具有不同于基极(B)103的掺杂剂极性。
参考图11，诸如氧化物或氮化物的绝缘体116均厚沉积在该结构上。通过CMP抛光该结构，使得发射极(E)顶上的金属半导体合金115被暴露。覆盖SiO2间隔件107的金属113的顶部边缘也被暴露。还可以在使金属113与半导体表面反应之前沉积绝缘体116，然后在由电介质116覆盖金属113的情况下执行RTA步骤。
参考图12，相对于金属半导体合金115和绝缘体选择性地蚀刻SiO2间隔件107上的未反应金属113。在图12中，附图标记117表示在去除未反应金属113之后产生的间隙。举例来说，对于诸如Ni硅化物(NiSi)和Co硅化物(CoSi2)的金属半导体合金，用于去除未反应金属的普通蚀刻化学是在65℃下10∶1的H2O2∶H2SO4蚀刻10分钟。绝缘体110上的未反应金属113未被蚀刻，因为它被绝缘体116保护。
参考图13，诸如氧化物或氮化物的绝缘体118均厚沉积在该结构上。绝缘体118还填充通过蚀刻金属113留下的间隙117。用CMP对使结构平坦化。通过光刻和RIE限定通向埋置导电延伸部113、发射极和集电极(未示出)的接触通孔，并填充金属119。
为了避免基极在要求提高的温度(大约400℃)的线后端工艺中进一步的金属半导体合金形成(例如硅化)，将未反应的金属113转化为金属半导体合金。现在，通过参考下面的讨论以及图14-19，详细描述本发明的这一方面。
本发明的这一方面从首先提供如图10所示的结构开始。然后，膜216均厚沉积在衬底上，从而提供例如在图14中所示的结构。沉积之后，对膜216抛光以暴露发射极的顶部，包括覆盖在SiO2间隔件107上的金属113的边缘。膜216的目的是掩蔽金属113的覆盖在绝缘体110上的那部分，而金属113的覆盖在SiO2间隔件107上的那部分被蚀刻从而形成被蚀刻的区域117’(图15)。膜216还可以由诸如聚酰亚胺或甚至光致抗蚀剂的材料构成。这些材料通过旋涂而沉积，并趋向于自平坦化(即表面拓扑结构被该膜去掉(wash out))。不使用CMP来进行平坦化，而是可以蚀刻这些材料直到发射极的上表面被暴露为止。可以使用的典型的蚀刻技术包括氧等离子体和活性离子蚀刻。
如上所述以及在图15中示出的，相对于金属半导体合金115和形成蚀刻区域117’的绝缘体选择性地蚀刻SiO2间隔件107上的未反应金属113。蚀刻化学的细节在上面参考图12时已描述过。
下面如图16所示，剥去膜216以暴露金属113。硅(或其它类似的半导体)的均厚膜218沉积在该结构上。硅(或其它类似的半导体)膜218与金属113反应，以形成硅化物(或其它金属半导体合金)219，如图17所示。硅化物(或其它金属半导体合金)219的形成是通过类似于用于形成金属半导体合金115的快速热退火来执行的。硅化物(或其它金属半导体合金)219只在存在金属113的地方形成。在未被金属113覆盖的区域中，硅(或其它类似的半导体)膜218不反应。通过选择性蚀刻去除未反应的半导体材料，例如硅。举例来说，可以使用四甲基氢氧化胺(TMAH)来蚀刻未反应的硅，而很少蚀刻SiO2、Si3N4和大多数硅化物。
本发明的其余加工步骤在图18和19中示出。具体地说，电介质膜220均厚沉积在该结构上并被平坦化。第二电介质膜221沉积在被平坦化的电介质膜220上，并且形成到基极、发射极和集电极(未示出)的通孔。该通孔被填充诸如W、Cu、Al或CuAl的金属222，以形成到该器件的接触部。
虽然具体示出本发明并参考优选实施例描述了本发明，但是本领域的技术人员应当理解，在不脱离本发明的精神和范围的情况下，可以在形式和细节上改变上述和其它方面。因此，期望本发明不限于所描述和图示的确切形式和细节，而是落入所附权利要求的范围内。
Claims (20)
1.一种异质结双极晶体管，包括：
从顶到底包括发射极、基极、集电极的叠层；
所述集电极上方的绝缘体；
与所述基极相邻的亚光刻非本征基极，其中所述非本征基极位于所述基极和所述绝缘体之间，并且所述非本征基极的横向尺寸由所述基极的外侧边缘和所述绝缘体的内侧边缘限定；
所述非本征基极上方的金属半导体合金区域；以及
连接到所述金属半导体合金区域的边缘的埋置导线，所述埋置导线位于所述绝缘体上方。
2.根据权利要求1的异质结双极晶体管，其中所述金属半导体合金是NiSi、CoSi2、PtSi2中的一种。
3.根据权利要求1的异质结双极晶体管，其中所述金属半导体合金区域是在所述非本征基极的顶上形成半导体外延层之后与金属发生反应而形成的。
4.根据权利要求1的异质结双极晶体管，其中所述基极包括SiGe，所述非本征基极包括SiGe。
5.根据权利要求3的异质结双极晶体管，其中所述半导体外延层包括外延SiGe。
6.根据权利要求1的异质结双极晶体管，其中所述埋置导线包括Ti、Co、Ni、Pt、W或金属半导体合金中的一种。
7.根据权利要求1的异质结双极晶体管，还包括与所述集电极相邻的浅沟槽隔离区，所述浅沟槽隔离区位于所述绝缘体下方。
8.一种异质结双极晶体管，包括：
从顶到底包括发射极、基极、集电极的叠层；
所述集电极上方的绝缘体；
与所述基极相邻的亚光刻非本征基极，其中所述非本征基极位于所述基极和所述绝缘体之间，并且所述非本征基极的横向尺寸由所述基极的外侧边缘和所述绝缘体的内侧边缘限定；
所述非本征基极上方的硅化物区域；以及
连接到所述硅化物区域的边缘的埋置硅化物线，所述埋置硅化物线位于所述绝缘体上方。
9.根据权利要求8的异质结双极晶体管，其中所述硅化物区域是NiSi、CoSi2、PtSi2中的一种。
10.根据权利要求8的异质结双极晶体管，其中所述埋置硅化物线是NiSi、CoSi2、PtSi2中的一种。
11.根据权利要求8的异质结双极晶体管，其中所述硅化物区域是在所述非本征基极的顶上形成半导体外延层之后与金属发生反应而形成的。
12.根据权利要求8的异质结双极晶体管，其中所述基极包括SiGe，所述非本征基极包括SiGe。
13.根据权利要求11的异质结双极晶体管，其中所述半导体外延层包括外延SiGe。
14.根据权利要求8的异质结双极晶体管，还包括与所述集电极相邻的浅沟槽隔离区，所述浅沟槽隔离区位于所述绝缘体下方。
15.一种形成异质结双极晶体管的方法，包括：
形成由浅沟槽隔离氧化物隔离的集电极区域；
在集电极和所述浅沟槽隔离氧化物上方形成基极层，其中该基极层在集电极上方是单晶体，而在浅沟槽隔离氧化物上方是多晶体；
在所述基极层上方形成发射极，其中所述发射极被完全包围在所述集电极区域中；
在所述发射极侧壁上形成氧化物侧壁间隔件；
形成与所述发射极相邻的牺牲侧壁间隔件；
通过蚀刻所述基极层的未掩蔽区域来限定非本征基极区域；
形成平坦化的第一电介质；
使所述第一电介质下凹到所述发射极的上表面之下；
去除所述牺牲侧壁间隔件以暴露所述非本征基极区域的上表面；
在整个结构上沉积金属，并使所述非本征基极区域上方以及所述发射极上方的所述金属分别与所述非本征基极区域的顶部以及所述发射极的顶部反应以形成金属半导体合金；
在所述金属和所述金属半导体合金上沉积第二电介质，并通过化学机械抛光使第二电介质平坦化；以及
选择性地蚀刻所述氧化物侧壁间隔件上的所述金属。
16.根据权利要求15的方法，还包括：在选择性地蚀刻所述氧化物侧壁间隔件上的所述金属之后，形成到被第二电介质覆盖的所述金属的通孔。
17.根据权利要求15的方法，还包括：在去除所述牺牲侧壁间隔件之后，沉积金属之前，通过选择性外延生长来加厚所述非本征基极区域。
18.根据权利要求15的方法，还包括：在选择性地蚀刻所述氧化物侧壁间隔件上的所述金属之后，去除所述第二电介质以暴露所述金属，并将所述暴露的金属转化为金属半导体合金。
19.根据权利要求15的方法，其中被所述第二电介质覆盖的所述金属包括Ti、Co、Ni、Pt和W中的一种。
20.根据权利要求17的方法，其中所述选择性外延生长包括生长SiGe。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/621,864 US7952165B2 (en) | 2007-01-10 | 2007-01-10 | Heterojunction bipolar transistor (HBT) with self-aligned sub-lithographic metal-semiconductor alloy base contacts |
| US11/621,864 | 2007-01-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101221982A CN101221982A (zh) | 2008-07-16 |
| CN101221982B true CN101221982B (zh) | 2010-12-01 |
Family
ID=39593502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810002829XA Active CN101221982B (zh) | 2007-01-10 | 2008-01-09 | 异质结双极晶体管及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7952165B2 (zh) |
| CN (1) | CN101221982B (zh) |
| TW (1) | TW200840043A (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2327089A1 (en) * | 2008-08-19 | 2011-06-01 | Nxp B.V. | Gringo heterojunction bipolar transistor with a metal extrinsic base region |
| KR101026384B1 (ko) * | 2008-12-26 | 2011-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 배선을 절연시키는 방법 |
| CN102386219B (zh) * | 2010-08-31 | 2013-07-24 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的寄生横向型PNP三极管及制造方法 |
| US8501572B2 (en) * | 2010-09-02 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer structure for transistor device and method of manufacturing same |
| CN102412280B (zh) * | 2010-09-21 | 2013-09-11 | 上海华虹Nec电子有限公司 | 锗硅hbt工艺中的横向型寄生pnp器件 |
| CN102969349B (zh) * | 2011-09-01 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt工艺中的横向寄生型pnp器件及制造方法 |
| US8975146B2 (en) | 2013-05-01 | 2015-03-10 | International Business Machines Corporation | Trench isolation structures and methods for bipolar junction transistors |
| US20230197787A1 (en) * | 2021-12-22 | 2023-06-22 | Globalfoundries Singapore Pte. Ltd. | Bipolar transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1630937A (zh) * | 2002-04-09 | 2005-06-22 | 马克西姆综合产品公司 | 具有凸起的非本征基极的自对准npn晶体管 |
| CN1667834A (zh) * | 2004-03-13 | 2005-09-14 | 国际商业机器公司 | 在BiCMOS工艺中形成基极的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100270965B1 (ko) * | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
| US6489211B1 (en) * | 2000-03-01 | 2002-12-03 | Motorola, Inc. | Method of manufacturing a semiconductor component |
| US6417058B1 (en) * | 2000-06-14 | 2002-07-09 | Sony Corporation | SiGe/poly for low resistance extrinsic base npn transistor |
| US6492238B1 (en) * | 2001-06-22 | 2002-12-10 | International Business Machines Corporation | Bipolar transistor with raised extrinsic base fabricated in an integrated BiCMOS circuit |
| US6861323B2 (en) * | 2003-02-21 | 2005-03-01 | Micrel, Inc. | Method for forming a SiGe heterojunction bipolar transistor having reduced base resistance |
| US6864560B2 (en) * | 2003-03-28 | 2005-03-08 | International Business Machines Corporation | Bipolar transistor structure with a shallow isolation extension region providing reduced parasitic capacitance |
| TW200620478A (en) * | 2004-08-20 | 2006-06-16 | Koninkl Philips Electronics Nv | Self-aligned epitaxially grown bipolar transistor |
| US7390720B2 (en) * | 2006-10-05 | 2008-06-24 | International Business Machines Corporation | Local collector implant structure for heterojunction bipolar transistors and method of forming the same |
-
2007
- 2007-01-10 US US11/621,864 patent/US7952165B2/en not_active Expired - Fee Related
-
2008
- 2008-01-07 TW TW097100564A patent/TW200840043A/zh unknown
- 2008-01-09 CN CN200810002829XA patent/CN101221982B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1630937A (zh) * | 2002-04-09 | 2005-06-22 | 马克西姆综合产品公司 | 具有凸起的非本征基极的自对准npn晶体管 |
| CN1667834A (zh) * | 2004-03-13 | 2005-09-14 | 国际商业机器公司 | 在BiCMOS工艺中形成基极的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080164495A1 (en) | 2008-07-10 |
| US7952165B2 (en) | 2011-05-31 |
| CN101221982A (zh) | 2008-07-16 |
| TW200840043A (en) | 2008-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10090303B2 (en) | Fabrication of vertical field effect transistors with uniform structural profiles | |
| CN101221982B (zh) | 异质结双极晶体管及其形成方法 | |
| CN106206697B (zh) | 绝缘体上硅(soi)衬底上的横向双极结型晶体管(bjt) | |
| US6979884B2 (en) | Bipolar transistor having self-aligned silicide and a self-aligned emitter contact border | |
| CN100411190C (zh) | BiCMOS结构和在BiCMOS工艺中形成基极的方法 | |
| JP4170246B2 (ja) | 縦型バイポーラ・トランジスタ | |
| US6982442B2 (en) | Structure and method for making heterojunction bipolar transistor having self-aligned silicon-germanium raised extrinsic base | |
| JP3773755B2 (ja) | 縦形ｍｏｓトランジスタ及びその製造方法 | |
| US9647087B2 (en) | Doped protection layer for contact formation | |
| JP5090168B2 (ja) | ヘテロバイポーラ・トランジスタ（ＨＢＴ）およびその製作方法（ＢｉＣＭＯＳ技術におけるコレクタ形成方法） | |
| US20060166457A1 (en) | Method of making transistors and non-silicided polysilicon resistors for mixed signal circuits | |
| US20220376079A1 (en) | Semiconductor device structure | |
| US6884689B2 (en) | Fabrication of self-aligned bipolar transistor | |
| JP4138806B2 (ja) | バイポーラトランジスタの形成方法 | |
| US11094597B2 (en) | Structure and formation method of semiconductor device with fin structures | |
| EP1842229B1 (en) | Bipolar transistor and method of fabricating the same | |
| US6992338B1 (en) | CMOS transistor spacers formed in a BiCMOS process | |
| CN101167167A (zh) | 双极晶体管及其制造方法 | |
| US20230377995A1 (en) | Gate structure and method of forming same | |
| EP1955367B1 (en) | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method | |
| KR20060085480A (ko) | 바이폴라 트랜지스터 및 그 형성 방법 | |
| JP2008182090A (ja) | 半導体装置の製造方法 | |
| CN113745113B (zh) | 半导体器件及其形成方法 | |
| US7268376B2 (en) | Bipolar transistor for increasing signal transfer efficiency and method of manufacturing the same | |
| JP5277555B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20171123 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171123 Address after: American New York Patentee after: Core USA second LLC Address before: American New York Patentee before: International Business Machines Corp. |