CN101221913A - 具导电凸块的半导体装置及其制法 - Google Patents

具导电凸块的半导体装置及其制法 Download PDF

Info

Publication number
CN101221913A
CN101221913A CNA2007100015806A CN200710001580A CN101221913A CN 101221913 A CN101221913 A CN 101221913A CN A2007100015806 A CNA2007100015806 A CN A2007100015806A CN 200710001580 A CN200710001580 A CN 200710001580A CN 101221913 A CN101221913 A CN 101221913A
Authority
CN
China
Prior art keywords
layer
metal
cover layer
cover
metal level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007100015806A
Other languages
English (en)
Inventor
柯俊吉
黄建屏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CNA2007100015806A priority Critical patent/CN101221913A/zh
Publication of CN101221913A publication Critical patent/CN101221913A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13562—On the entire exposed surface of the core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种具导电凸块的半导体装置及其制法，主要是在设有焊垫及保护层的半导体基材上形成与该焊垫电性导接的第一金属层，并覆盖一外露出部分第一金属层的第二覆盖层，接着于该第二覆盖层上形成与该第一金属层外露部分电性导接的第二金属层，并覆盖一第三覆盖层，且令该第三覆盖层设有开孔以外露出部分第二金属层，从而于该开孔中的第二金属层上形成包含有金属柱及焊锡材料的导电凸块，藉以利用该些覆盖层及金属层提供缓冲效果，以避免现有形成于焊垫上的焊块底部金属层因直接承受金属柱所传递的应力(stress)作用而发生脱层问题。

Description

具导电凸块的半导体装置及其制法
技术领域
本发明涉及一种半导体装置及其制法，尤指一种具导电凸块的半导体装置及其制法。
背景技术
传统覆晶式(Flip Chip)半导体封装技术主要是于芯片的焊垫上形成焊锡凸块(Solder Bump)，再通过焊锡凸块直接与例如基板(Substrate)等承载件电性连接，相比于打线(Wire Bonding)方式来说，覆晶技术的电路路径较短，具有较佳的电性质量，同时因可设计为晶背裸露形式，亦可提高芯片散热性。
前述覆晶技术于芯片上形成焊锡凸块前，需如美国专利第6,111,321号、第6,107,180号及第6,586,323号等所揭示般先于芯片焊垫上形成焊块底部金属层(Under Bump Metallurgy；UBM)，以使该焊锡凸块可牢固地黏合于芯片焊垫上。然而，当利用该芯片的焊锡凸块通过回焊作业而直接与基板电性连接时，该焊锡凸块于加热至一定高温下会熔融而发生溃缩(Collapse)现象，即湿润(Wetting)现象，此种过度溃缩的结果即可能造成相邻焊锡凸块间的桥接而导致电性失能。
请参阅图1A，为此美国专利US6,229,220、US5,656,858、US5,466,635及US6,578,754等揭示于芯片10焊垫11的焊块底部金属层14上形成一高度约30~90μm的铜柱15，再于该铜柱15上形成焊锡材料16，从而供芯片10以覆晶方式电性连接至基板(未图示)时，得以通过该铜柱15有效支撑该芯片10而避免现有焊锡凸块熔融溃缩而导致相互电性桥接的问题。
前述具较高高度的铜柱导电凸块虽可于芯片与基板间的热膨胀系数差异大时，吸收较大的热应力(thermal stress)，但是当应用于较大尺寸的芯片，如15*15mm以上时，对于形成于芯片角落的含铜柱的导电凸块而言，由于其所受的热应力因距离芯片中心更远，相对地所承受的热应力更大，进而导致焊块底部金属层仍无法有效吸收铜柱所传递的应力，而在此处仍极易发生焊块底部金属层的裂损及脱层C问题，如图1B所示。
因此，如何提供一种具导电凸块的半导体装置，从而可适用于具铜柱的导电凸块的大尺寸芯片，以有效吸收自铜柱所传递的应力，而不致发生焊块底部金属层的龟裂或脱层等问题，实为目前业界所亟待处理的重要课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的主要目的在于提供一种具导电凸块的半导体装置及其制法，可有效吸收具金属柱的导电凸块中由金属柱所传递的应力。
本发明的另一目的在于提供一种具导电凸块的半导体装置及其制法，可避免现有形成于大尺寸芯片焊垫上的焊块底部金属层发生龟裂或脱层现象。
为达到上述目的以及其它目的，本发明提供一种具导电凸块的半导体装置的制法，包括：提供一表面设有焊垫及保护层的半导体基材，该保护层覆盖该半导体基材且外露出该焊垫；于该保护层上形成第一金属层，并令该第一金属层与外露于该保护层的焊垫电性连接；于该第一金属层及保护层上覆盖第二覆盖层，且该第二覆盖层形成有开孔以外露出部分第一金属层；于该第二覆盖层上形成第二金属层，并令该第二金属层与外露的第一金属层电性连接；于该第二金属层及第二覆盖层上覆盖第三覆盖层，且令该第三覆盖层形成有开孔，以外露出部分第二金属层；于外露出该第三覆盖层开孔的第二金属层上形成一金属柱；以及于该金属柱外表面形成焊锡材料。该金属柱位置对应该焊垫垂直上方位置处。
于前述的具导电凸块的半导体装置的制法中复可于外露出该第三覆盖层的开孔中的第二金属层上形成第三金属层，以令该第三金属层与该第二金属层电性连接；接着再于该第三金属层上形成金属柱及焊锡材料。
另外，于该半导体基材的焊垫及保护层上亦可先覆盖第一覆盖层，且该第一覆盖层形成有开孔以外露出该焊垫，接着再于该第一覆盖层上形成第一金属层，并使该第一金属层电性连接至该焊垫。
前述该半导体基材可为半导体芯片或晶圆。该保护层可为聚亚酰胺(polyimide)或氮化硅(SiN)层。该第一及第二覆盖层可为选自苯环丁烯(Benzo-Cyclo-Butene；BCB)及聚亚酰胺(Polyimide)的其中一种介电层。该第三覆盖层可为介电层或拒焊层(solder mask)。
该第一及第二金属层为重配置层(Redistribution layer RDL)，例如可为包括金属铝、镍钒合金、金属铜、以及金属钛的组合；该第三金属层可为焊块底部金属层(UBM)，例如可为包括金属铝、镍钒合金、金属铜、以及金属钛的组合。
本发明还揭示一种具导电凸块的半导体装置，其包括：表面设有焊垫及保护层的半导体基材，该保护层覆盖该半导体基材且外露出该焊垫；第一金属层，形成于该保护层上，并与该外露的焊垫电性连接；第二覆盖层，覆盖于该第一金属层及保护层层上，且形成有开孔以外露出部分第一金属层；第二金属层，形成于该第二覆盖层上，并与外露的第一金属层电性连接；第三覆盖层，覆盖于该第二金属层及第二覆盖层上，且该第三覆盖层设有开孔，以外露出部分第二金属层；金属柱，形成于外露出该第三覆盖层开孔的该第二金属层上；以及焊锡材料，形成于该金属柱外表面。该金属柱位置对应该焊垫垂直上方位置处。
另外，该具导电凸块的半导体装置复可包括有第三金属层，该第三金属层形成于该第三覆盖层的开孔中的第二金属层上，并与该第二金属电性连接，再于该第三金属层上形成金属柱及焊锡材料。
再者，该具导电凸块的半导体装置复亦可包括有第一覆盖层，覆盖于该半导体基材的保护层及焊垫上，且该第一覆盖层形成有开孔以外露出该焊垫，藉以于该第一覆盖层上形成第一金属层，并使该第一金属层与外露于该第一覆盖层的焊垫电性连接。
相较现有技术而言，本发明的具导电凸块的半导体装置及其制法主要是在具焊垫及保护层的半导体基材上额外设置有覆盖层及金属层，并使该金属层与该焊垫电性连接，且于该额外设置的金属层上形成一具有开孔的最外层覆盖层，其中该开孔位置对应该焊垫垂直上方位置处，以于该最外层覆盖层的开孔中的金属层上形成包含有金属柱及焊锡材料的导电凸块，从而使设置于该导电凸块下方的覆盖层及金属层提供吸收应力的缓冲效果，减少现有当芯片尺寸较大时，直接形成于芯片焊垫上的焊块底部金属层(UBM)因无法承受金属柱过大的应力作用而发生裂损与脱层等问题。
附图说明
图1A为显示现有于芯片的焊块底部金属层上形成具铜柱的导电凸块示意图；
图1B为显示现有具铜柱的导电凸块因承受铜柱所传递的过大应力所导致焊块底部金属层脱层示意图；
图2A至图2F为显示本发明的具导电凸块的半导体装置及其制法第一实施例的示意图；
图3为显示本发明的具导电凸块的半导体装置第二实施例的示意图；
图4为显示本发明的具导电凸块的半导体装置第三实施例的示意图；以及
图5为显示本发明的具导电凸块的半导体装置第四实施例的示意图。
符号说明
10 芯片
11 焊垫
14 焊块底部金属层
15 铜柱
16 焊锡材料
20 半导体基材
201焊垫
202保护层
202a开孔
232第二覆盖层
233 第三覆盖层
233a开孔
241 第一金属层
242 第二金属层
281 金属柱
282 焊锡材料
30  半导体基材
301 焊垫
302 保护层
331 第一覆盖层
332 第二覆盖层
333 第三覆盖层
341 第一金属层
342 第二金属层
381 金属柱
382 焊锡材料
40  半导体基材
401 焊垫
402 保护层
432 第二覆盖层
433 第三覆盖层
433a开孔
441 第一金属层
442 第二金属层
443 第三金属层
481 金属柱
482 焊锡材料
50  半导体基材
501 焊垫
502 保护层
531 第一覆盖层
532 第二覆盖层
533 第三覆盖层
533a开孔
541 第一金属层
542 第二金属层
543 第三金属层
581 金属柱
582 焊锡材料
C   脱层
具体实施方式
以下的实施例进一步详细说明本发明的技术手段，但并非用以限制本发明的范围。
第一实施例
请参阅图2A至图2F，为显示本发明的具导电凸块的半导体装置及其制法第一实施例的剖面示意图。
如图2A所示，首先，预制一表面设有多个焊垫201及保护层202的半导体基材20(本图示中仅以单一焊垫201所涵盖的区域说明的)，该半导体基材例如为半导体芯片或包括多个芯片单元的晶圆。于该半导体基材20覆盖有一保护层202，且该保护层202具有开孔202a以外露出该焊垫201，该保护层202的材料例如为聚亚酰胺(PI)，用以保护该半导体基材20。
如图2B所示，于该半导体基材20上直接形成第一金属层241，并令该第一金属层241与外露于该保护层202的焊垫201电性连接。该第一金属层241例如为重配置层(RDL)，可选自包括金属铝、镍钒合金、金属铜、以及金属钛的组合。
如图2C所示，于该保护层202及该第一金属层241上覆盖一第二覆盖层232，且于该第二覆盖层232中形成有开孔以外露出部分第一金属层241。该第二覆盖层232的材料可为苯环丁烯(BCB)及聚亚酰胺(PI)的其中一者。
如图2D所示，于该第二覆盖层232上形成第二金属层242，并令该第二金属层242与外露的第一金属层241电性连接。该第二金属层242例如为重配置层(RDL)，可选自包括金属铝、镍钒合金、金属铜、以及金属钛的组合。
如图2E所示，于该第二金属层242及第二覆盖层232上覆盖第三覆盖层233，且令该第三覆盖层233对应该焊垫201垂直上方位置处设有开孔233a，以外露出部分第二金属层242。该第三覆盖层233可选自介电层(如苯环丁烯或聚亚酰胺)及拒焊层(Solder Mask)的其中一者。
如图2F所示，在外露出该第三覆盖层开孔的第二金属层242上通过如电镀方式形成如铜柱的金属柱281，接着再于该金属柱281外表面形成如帽状(cap)的焊锡材料282。
通过前述的制法，本发明亦揭示一种具导电凸块的半导体装置，包括表面设有焊垫201及保护层202的半导体基材20、第一金属层241、第二覆盖层232、第二金属层242、第三覆盖层233、金属柱281以及焊锡材料282。
该半导体基材20例如为半导体芯片或包括多个芯片单元的晶圆，其表面上设有焊垫201，于该半导体基材20表面覆盖有保护层(Passivation Layer)202，且该保护层202形成有开孔202a以外露出该焊垫201。该保护层202的材料可为聚亚酰胺(PI)，用以保护该半导体基材20。
该第一金属层241形成于该保护层202上，并与外露于该保护层202的该焊垫201电性连接。该第一金属层241为重配置层(RDL)，其可选自包括金属铝、镍钒合金、金属铜、以及金属钛的组合。
该第二覆盖层232覆盖于第一金属层241及该保护层202上，且形成有开孔以外露出部份第一金属层241。该第二保护层232可为选自苯环丁烯(Benzo-Cyclo-Butene；BCB)及聚亚酰胺(Polyimide)的其中一者，用以保护该第一金属层。
该第二金属层242，形成于该第二覆盖层232上，并与该第一金属层241电性连接。该第二金属层242例如为重配置层(RDL)，其可选自包括金属铝、镍钒合金、金属铜、以及金属钛的组合等。
该第三覆盖层233覆盖于该第二金属层242及第二覆盖层232上，且该第三覆盖层233对应该焊垫201垂直上方位置处设有开孔233a，以外露出部分第二金属层242。该第三覆盖层233可选自介电层(如苯环丁烯或聚亚酰胺)及拒焊层(Solder Mask)的其中一者。
该金属柱281形成并电性连接至外露于该第三覆盖层开孔233a处的该第二金属层242上，并使该金属柱281中心点与该焊垫201中心点位置大致相同。且于该金属柱281外表面形成有如帽状(cap)的锡铅合金的焊锡材料282。
本实施例中，该具有金属柱281及焊锡材料282的导电凸块位置可设于相对焊垫201垂直上方位置处，且令导电凸块与该焊垫201夹置有第二、第三覆盖层232，233及第一与第二金属层241，242，以通过其提供较佳的缓冲效果，以避免现有直接承载铜柱的焊块底部金属层发生裂损或脱层问题。
第二实施例
请参阅图3，为本发明的具导电凸块的半导体装置第二实施例的剖面示意图，本实施例的具导电凸块的半导体装置与前述实施例大致相同，主要差异是当半导体基材的保护层材料例如为氮化物(如氮化硅)时，可先于该保护层上覆盖一第一覆盖层，再依序于该第一覆盖层上形成第一金属层、第二覆盖、第二金属层、第三覆盖层、金属柱及焊锡材料。
如图所示，该第一覆盖层331覆盖于该半导体基材30的保护层302上，且外露出焊垫301，该第一覆盖层331可为选自苯环丁烯(Benzo-Cyclo-Butene；BCB)及聚亚酰胺(Polyimide)的其中一者。
接着于该第一覆盖层331上形成第一金属层341，并令该第一金属层341与外露于该第一覆盖层331的焊垫301电性连接，接着于该第一金属层341及第一覆盖层331上覆盖第二覆盖层332，且令该第二覆盖层332外露出部分第一金属层341，再于该第二覆盖层332上形成第二金属层342，并令该第二金属层342与该外露的第一金属层341电性连接，复于该第二金属层342及第二覆盖层332上覆盖第三覆盖层333，且令该第三覆盖层333形成有开孔，以外露出部分第二金属层342，之后于外露出该第三覆盖层333开孔的第二金属层342上形成一金属柱381，以及于该金属柱381外表面形成球状(ball)的焊锡材料382。该金属柱381位置对应该焊垫301垂直上方位置处。
第三实施例
请参阅图4，为本发明的具导电凸块的半导体装置第三实施例的剖面示意图，本实施例的具导电凸块的半导体装置与前述第一实施例大致相同，主要差异是于表面设有焊垫401及保护层402的半导体基材40上先后形成第一金属层441、第二覆盖层432、及第二金属层442，并令该第二金属层442与该第一金属层441电性连接，接着再于该第二金属层442及第二覆盖层432上覆盖第三覆盖层433，且令该第三覆盖层433对应该焊垫401垂直上方位置处设有开孔433a，以外露出部分第二金属层442。
接着，于外露出该第三覆盖层433开孔433a的第二金属层442上形成第三金属层443，并令该第三金属层443与该第二金属层442电性连接，其中该第三金属层443为焊块底部金属层(UBM)。
之后，于外露出该第三覆盖层433的第三金属层443上形成包含金属柱481及帽状的焊锡材料482的导电凸块，以构成本发明的具导电凸块的半导体装置。
第四实施例
请参阅图5，为本发明的具导电凸块的半导体装置第四实施例的剖面示意图，本实施例的具导电凸块的半导体装置与前述第二实施例大致相同，主要差异是于表面设有焊垫501及保护层502的半导体基材50上先后形成第一覆盖层531、第一金属层541、第二覆盖层532、及第二金属层542，并令该第二金属层542与该第一金属层541电性连接，接着再于该第二金属层542及第二覆盖层532上覆盖第三覆盖层533，且令该第三覆盖层533对应该焊垫501垂直上方位置处设有开孔533a，以外露出部分第二金属层542。
接着，于外露出该第三覆盖层533开孔533a的第二金属层542上形成第三金属层543，并令该第三金属层543与该第二金属层542电性连接，其中该第三金属层543为焊块底部金属层(UBM)。
之后，于外露出该第三覆盖层533的第三金属层543上形成包含金属柱581及球状的焊锡材料582的导电凸块，以构成本发明的具导电凸块的半导体装置。
因此，本发明的具导电凸块的半导体装置及其制法主要在具焊垫及保护层的半导体基材上额外设置有覆盖层及金属层，并使该金属层与该焊垫电性连接，且于该额外设置的金属层上形成一具有开孔的最外层覆盖层，其中该开孔位置对应该焊垫垂直上方位置处，以于该最外层覆盖层的开孔中的金属层上形成包含有金属柱及帽状或球状的焊锡材料的导电凸块，从而使设置于该导电凸块下方的覆盖层及金属层提供吸收应力的缓冲效果，减少现有当芯片尺寸较大时，直接形成于芯片焊垫上的焊块底部金属层(UBM)因无法承受金属柱过大的应力作用而发生裂损与脱层等问题。
但是以上所述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为本发明权利要求书的范围所涵盖。

Claims (20)

1.一种具导电凸块的半导体装置的制法，包括：
提供一表面设有焊垫及保护层的半导体基材，该保护层覆盖该半导体基材且外露出该焊垫；
于该保护层上形成第一金属层，并令该第一金属层与外露于该保护层的焊垫电性连接；
于该第一金属层及保护层上覆盖第二覆盖层，且令该第二覆盖层外露出部分第一金属层；
于该第二覆盖层上形成第二金属层，并令该第二金属层与外露的第一金属层电性连接；
于该第二金属层及第二覆盖层上覆盖第三覆盖层，且令该第三覆盖层形成有开孔，以外露出部分第二金属层；
于外露出该第三覆盖层开孔的第二金属层上形成一金属柱；以及
于该金属柱外表面形成焊锡材料。
2.根据权利要求1所述的具导电凸块的半导体装置的制法，其中，该第三覆盖层开孔中心点与该焊垫中心点位置相对应。
3.根据权利要求1所述的具导电凸块的半导体装置的制法，其中，于该半导体基材的焊垫及保护层上复先覆盖有第一覆盖层，且令该第一覆盖层外露出该焊垫，再于该第一覆盖层上形成第一金属层，并使该第一金属层电性连接至该焊垫，以于该第一金属层上先后形成该第二覆盖层、第二金属层、第三覆盖层、金属柱及焊锡材料。
4.根据权利要求3所述的具导电凸块的半导体装置的制法，其中，该保护层为氮化硅层，该第一及第二覆盖层选自苯环丁烯及聚亚酰胺的其中一者，该第三覆盖层选自介电层及拒焊层的其中一者。
5.根据权利要求1或3所述的具导电凸块的半导体装置的制法，其中，该第三覆盖层开孔中复形成有第三金属层，并令该第三金属层与外露于该第三覆盖层开孔的该第二金属层电性连接，以于该第三金属层上形成该金属柱及焊锡材料。
6.根据权利要求5所述的具导电凸块的半导体装置的制法，其中，该第三金属层为焊块底部金属层。
7.根据权利要求1所述的具导电凸块的半导体装置的制法，其中，该保护层为聚亚酰胺，该第一及第二覆盖层选自苯环丁烯及聚亚酰胺的其中一者，该第三覆盖层选自介电层及拒焊层的其中一者。
8.根据权利要求1所述的具导电凸块的半导体装置的制法，其中，该第一及第二金属层为重配置层。
9.根据权利要求1所述的具导电凸块的半导体装置的制法，其中，该半导体基材为半导体芯片及具多个芯片单元的晶圆的其中一者。
10.根据权利要求1所述的具导电凸块的半导体装置的制法，其中，该焊锡材料为帽状及球状的其中一者。
11.一种具导电凸块的半导体装置，其包括：
表面设有焊垫及保护层的半导体基材，该保护层覆盖该半导体基材且外露出该焊垫；
第一金属层，形成于该保护层上，并与该外露的焊垫电性连接；
第二覆盖层，覆盖于该第一金属层及保护层层上，且形成有开孔以外露出部分第一金属层；
第二金属层，形成于该第二覆盖层上，并与外露的第一金属层电性连接；
第三覆盖层，覆盖于该第二金属层及第二覆盖层上，且该第三覆盖层设有开孔，以外露出部分第二金属层；
金属柱，形成于外露出该第三覆盖层开孔的该第二金属层上；以及
焊锡材料，形成于该金属柱外表面。
12.根据权利要求11所述的具导电凸块的半导体装置，其中，该第三覆盖层开孔中心点与该焊垫中心点位置相对应。
13.根据权利要求11所述的具导电凸块的半导体装置，复包括有第一覆盖层，覆盖于该半导体基材的焊垫及保护层上，且令该第一覆盖层外露出该焊垫，以于该第一覆盖层上形成该第一金属层，并使该第一金属层电性连接至该焊垫，及于该第一金属层上形成有该第二覆盖层、第二金属层、第三覆盖层、金属柱及焊锡材料。
14.根据权利要求13所述的具导电凸块的半导体装置，其中，该保护层为氮化硅层，该第一及第二覆盖层选自苯环丁烯及聚亚酰胺的其中一者，该第三覆盖层选自介电层及拒焊层的其中一者。
15.根据权利要求11或13所述的具导电凸块的半导体装置，复包括有第三金属层，形成于该第三覆盖层开孔中，并令该第三金属层与外露于该第三覆盖层开孔的该第二金属层电性连接，以于该第三金属层上形成该金属柱及焊锡材料。
16.根据权利要求15所述的具导电凸块的半导体装置，其中，该第三金属层为焊块底部金属层。
17.根据权利要求11所述的具导电凸块的半导体装置，其中，该保护层为聚亚酰胺，该第一及第二覆盖层选自苯环丁烯及聚亚酰胺的其中一者，该第三覆盖层选自介电层及拒焊层的其中一者。
18.根据权利要求11所述的具导电凸块的半导体装置，其中，该第一及第二金属层为重配置层。
19.根据权利要求11所述的具导电凸块的半导体装置，其中，该半导体基材为半导体芯片及具多个芯片单元的晶圆的其中一者。
20.根据权利要求11所述的具导电凸块的半导体装置，其中，该焊锡材料为帽状及球状的其中一者。
CNA2007100015806A 2007-01-08 2007-01-08 具导电凸块的半导体装置及其制法 Pending CN101221913A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNA2007100015806A CN101221913A (zh) 2007-01-08 2007-01-08 具导电凸块的半导体装置及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA2007100015806A CN101221913A (zh) 2007-01-08 2007-01-08 具导电凸块的半导体装置及其制法

Publications (1)

Publication Number Publication Date
CN101221913A true CN101221913A (zh) 2008-07-16

Family

ID=39631651

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007100015806A Pending CN101221913A (zh) 2007-01-08 2007-01-08 具导电凸块的半导体装置及其制法

Country Status (1)

Country Link
CN (1) CN101221913A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142418A (zh) * 2010-01-29 2011-08-03 台湾积体电路制造股份有限公司 半导体结构及半导体装置的制造方法
CN102339767A (zh) * 2010-07-26 2012-02-01 矽品精密工业股份有限公司 半导体元件及其制造方法
CN103325760A (zh) * 2012-03-22 2013-09-25 矽品精密工业股份有限公司 形成于半导体基板上的导电凸块及其制法
CN114143980A (zh) * 2020-09-04 2022-03-04 庆鼎精密电子（淮安）有限公司 线路板连接结构及其制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142418A (zh) * 2010-01-29 2011-08-03 台湾积体电路制造股份有限公司 半导体结构及半导体装置的制造方法
CN102142418B (zh) * 2010-01-29 2015-07-15 台湾积体电路制造股份有限公司 半导体结构及半导体装置的制造方法
CN102339767A (zh) * 2010-07-26 2012-02-01 矽品精密工业股份有限公司 半导体元件及其制造方法
CN103325760A (zh) * 2012-03-22 2013-09-25 矽品精密工业股份有限公司 形成于半导体基板上的导电凸块及其制法
CN103325760B (zh) * 2012-03-22 2016-01-20 矽品精密工业股份有限公司 形成于半导体基板上的导电凸块及其制法
CN114143980A (zh) * 2020-09-04 2022-03-04 庆鼎精密电子（淮安）有限公司 线路板连接结构及其制作方法

Similar Documents

Publication Publication Date Title
US7382049B2 (en) Chip package and bump connecting structure thereof
TWI343084B (en) Semiconductor device having conductive bumps and fabrication methodthereof
US9087754B2 (en) Structures and methods for improving solder bump connections in semiconductor devices
JP4660643B2 (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
US7863740B2 (en) Semiconductor device having conductive bumps, metallic layers, covering layers and fabrication method thereof
TWI437676B (zh) 積體電路結構
TWI567900B (zh) 半導體裝置及封裝組件
CN102347288B (zh) 集成电路装置
US8729700B2 (en) Multi-direction design for bump pad structures
CN100382291C (zh) 半导体装置及其制法
US20090108443A1 (en) Flip-Chip Interconnect Structure
KR20130042421A (ko) 집적 회로의 커넥터 구조체
US20050017376A1 (en) IC chip with improved pillar bumps
CN102376668A (zh) 覆晶封装结构以及半导体芯片
KR20050038499A (ko) 댐이 형성된 반도체 장치 및 그 반도체 장치의 실장 구조
CN111508919A (zh) 半导体装置及半导体装置的制作方法
TWI421988B (zh) 凸塊接墊結構
JP4097660B2 (ja) 半導体装置
CN101859733B (zh) 半导体封装构造、半导体封装构造用载板及其制造方法
CN101221914A (zh) 具导电凸块的半导体装置及其制法
CN101221913A (zh) 具导电凸块的半导体装置及其制法
US20060087039A1 (en) Ubm structure for improving reliability and performance
US20130087907A1 (en) Metal Features to Reduce Crack-Inducing Stresses in Metallization Stacks
JP5280650B2 (ja) 半導体装置
JP5243734B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080716