CN101217158A

CN101217158A - 减小晶体管延伸电极电容的结构及制作方法

Info

Publication number: CN101217158A
Application number: CNA2007101919808A
Authority: CN
Inventors: 傅义珠
Original assignee: CETC 55 Research Institute
Current assignee: YANGZHOU GUOYU ELECTRONICS CO., LTD.
Priority date: 2007-12-28
Filing date: 2007-12-28
Publication date: 2008-07-09
Anticipated expiration: 2027-12-28
Also published as: CN100570886C

Abstract

本发明是减小晶体管延伸电极电容的结构及制作方法，其结构是在延伸电极和键合区下方制作一个与MOS电容串联的PN结电容。制作方法是在硅衬底上外延n型硅外延层；对裸露的硅外延表面进行离子注入掺杂；在通氧气条件下，生成氧化层；光刻并选择性腐蚀SiO₂，露出基极掺杂窗口；在硅片表面依次淀积二氧化硅和氮化硅；光刻并选择刻蚀Si₃N₄和SiO₂，露出发射极掺杂窗口，对发射区进行磷或砷离子注入掺杂，退火形成PN结；光刻并选择刻蚀Si₃N₄/SiO₂，露出基极接触窗口；溅射金属膜；反刻形成金属电极，将硅片减薄，蒸发形成集电极。优点：减小延伸电极总电容，保持芯片表面较平坦，提高了芯片细线条的成品率。

Description

减小晶体管延伸电极电容的结构及制作方法

技术领域

本发明是一种适用于微波晶体管、微波集成电路和高速数字集成电路制造的减小晶体管延伸电极电容的结构及制作方法，属于半导体微电子制造技术领域。

背景技术

微波晶体管芯片制造的措施包括：(1)减小发射极、基极和集电极电阻；(2)减小发射结、集电结和金属延伸电极电容；(3)缩短载流子由发射极传输到集电极的时间。因此，微波晶体管往往具备精细的纵向和横向结构尺寸，单元发射极条宽度和基极条宽度以及发射条与基极条之间的间距缩小到亚微米量级，细线条加工技术要求高。由于引线键合和电流容量的要求，键合区和延伸电极的面积缩小受到限制，其面积往往和有源区面积相当，成为芯片寄生电容的主要组成部分，限制了芯片微波性能的提高。同样，在微波集成电路和高速数字集成电路中，除了应当设计频率性能优越的晶体管外，还应当尽可能减小金属互连线对半导体衬底之间的电容。过去往往通过增加介质膜的厚度来实现，但是介质膜厚度的增加，带来芯片凸凹不平，进一步增加了微波器件细线条的加工难度，成为限制芯片加工成品率的主要因素之一。

发明内容

本发明的目的旨在减小基极和发射极延伸电极到集电极之间的MOS电容，提出一种减小晶体管延伸电极电容方法。

本发明的技术解决方案：减小晶体管延伸电极电容结构是将在延伸电极和键合区下方制作一个与MOS电容串联的PN结，PN结也是一个电容(结电容)。通过MOS电容与PN结结电容两个电容的串联，达到减小延伸电极总电容的目的。这样保持芯片表面较平坦，以利于提高细线条加工成品率。

减小晶体管延伸电极电容结构的制作方法，其工艺步骤分为，

(1)在硅衬底上外延n型硅外延层，

(2)利用旋转喷涂法，在外延片上涂敷一层对紫外光敏感的有机物薄膜即光刻胶，然后用紫外光透过掩膜版对光刻胶进行选择性曝光，再对曝光后的外延片进行喷涂显影，去除曝光区域的光刻胶，形成光刻胶掩蔽的图形，

(3)以工艺步骤(2)形成的光刻胶图形为掩蔽膜，对裸露的硅外延表面进行离子注入掺杂；

(4)在通氧气条件下经过1100℃-1150℃生成氧化层(SiO2)，同时注入的杂质形成延伸电极下方的PN结和晶体管有源区边界部分PN结；

(5)光刻并选择性腐蚀SiO2，露出基极掺杂窗口，然后对基区进行注入掺杂，清洗后的硅片，进行温度1000℃，时间10秒退火，形成集电结；

(6)采用低压化学气相淀积(LPCVD)工艺方法，在硅片表面依次淀积二氧化硅(SiO2)和氮化硅(Si3N4)，

(7)光刻并选择刻蚀Si3N4和SiO2，露出发射极掺杂窗口，然后对发射区进行磷或砷离子注入掺杂，清洗后的硅片，进行温度为1000℃，时间10秒钟退火，形成PN结，即发射结，

(8)光刻并选择刻蚀Si3N4/SiO2，露出基极接触窗口，

(9)溅射金属膜；反刻形成金属电极，即发射极E和基极B，

(10)背面磨片，将硅片减薄，蒸发形成下电极，即集电极。

本发明的优点：将在晶体管延伸电极和键合区下方制作一个与MOS电容串联的PN结电容。通过PN结电容与MOS电容串联，减小延伸电极总电容，而不需要单纯通过增加介质膜厚度来减小延伸电极电容。从而保持芯片表面较平坦，以利于提高芯片细线条的加工成品率。

附图说明

图1是常规晶体管剖面示意图。

图2是本发明晶体管剖面示意图.

图3是硅外延片的剖面示意图；

图4是外延片表面涂光刻胶后剖面示意图，光刻胶对紫外光敏感，厚度约2μm；

图5是紫外光透过掩膜版，对光刻胶选择性曝光的剖面示意图；

图6是显影得到光刻胶掩蔽剖面示意图，紫外光曝光区的光刻胶被显影液腐蚀，露出硅外延层表面；

图7是以光刻胶为掩蔽，选择性离子注入的剖面示意图；

图8是氧化生成二氧化硅(SiO₂)，并形成PN结电容的剖面示意图；

图9是光刻并腐蚀SiO₂形成基区注入窗口，然后再带胶注入BF₂ ⁺离子的剖面示意图；

图10是快速退火，激活掺杂离子，形成集电结剖面示意图；

图11是在硅片表面用LPCVD工艺淀积SiO₂/Si₃N₄的剖面示意图；

图12是光刻、刻蚀Si₃N₄/SiO₂形成发射区窗口，并进行离子注入剖面示意图；

图13是快速退火，激活掺杂离子，形成发射结的剖面示意图；

图14是光刻刻蚀基极接触窗口剖面示意图；

图15是基极、发射极金属电极的剖面示意图；

图16是背面减薄和集电极金属化剖面示意图；

图中的1是基极金属延伸电极；2是发射极金属延伸电极；3、4分别为发射极、基极金属与集电极n型半导体之间的隔离介质，分别构成跨接在发射极-集电极MOS电容和基极-集电极MOS电容；5是集电极金属；6是延伸电极下方的PN结，构成PN结电容；p-为晶体管基区，厚度0.3μm-0.4μm；n⁺为晶体管发射区，厚度0.1μm-0.2μm；n为硅外延层，厚度3μm-14μm；n++为硅衬底材料，厚度为380μm-560μm，7是光刻胶，8是紫外光，9是掩膜版，10是显影液，11是离子注入。

具体实施方式

纯净半导体材料是不导电的绝缘体(如纯净硅电阻率可达10⁵Ω·cm以上)，当半导体材料中掺入某种杂质元素时，其导电能力将能增加几个数量级，表现出良好的导电性能。对于半导体硅而言，掺杂元素为硼、铝等中的一种或多种元素时，表现为可动正电荷粒子导电，该类半导体被称为P型(p型)半导体。掺杂元素为磷、砷、锑等中的一种或多种元素时，表现为可动负电荷粒子导电，该类半导体被称为N型半导体。掺杂元素浓度越高，则可动导电粒子浓度越高，导电能力越强(高掺杂硅电阻率可达10^-3Ω·cm量级)。通常用P^--、P^-、P、P⁺、P⁺⁺和N^--、N^-、N、N⁺、N⁺⁺分别定性表示半导体中掺杂浓度的高低。N型(n型)半导体和P型(p型)半导体宏观上都表现为电中性。

P型半导体与N型半导体紧密结合在一起的冶金界面被成为PN结。PN结两侧附近一定区域内，正、负可动导电粒子浓度为零，该区域被称为耗尽区。P型半导体一侧耗尽区呈现带不可移动的负电荷，N型半导体一侧耗尽区呈现带不可移动的正电荷。PN结两侧掺杂浓度低的一侧耗尽区宽度宽，而掺杂浓度高的一侧耗尽区宽度窄。当PN结两侧的掺杂浓度很低时，耗尽区宽度较宽。PN结两侧的不可移动正、负电荷数相等，相结合在一起的两种半导体宏观上仍然表现为电中性。PN结耗尽层构成电容。PN结两端未加外加电压时的电容，称为PN结零偏电容；当对PN结加反向偏置电压(N极加正电压，P极加负电压)时，耗尽宽度变宽，PN结电容变小；反之，对PN结加正向偏置电压(N型一端加负电压，P型一端正加电压)时，PN结电容变大。

热生长SiO₂电阻率可达到10¹⁶Ω·cm-10¹⁷Ω·cm是良好绝缘体。金属-SiO₂-掺杂半导体构成MOS电容。

实施例1，

(1).选择掺砷硅衬底，电阻率≤0.003Ω·cm，厚度为380μm；在该衬底上外延掺磷n型硅外延层，电阻率0.75Ω·cm，外延层厚度3μm(如图3)，

(2)利用旋转喷涂法，在外延片上涂敷一层对紫外光敏感的有机物薄膜-光刻胶(如图4)，然后用紫外光透过掩膜版对光刻胶进行选择性曝光(如图5)，再对曝光后的外延片进行喷涂腐蚀、显影，去除曝光区的光刻胶，形成光刻胶掩蔽图形如(图6)，

(3)以工艺步骤(2)形成光刻胶图形为掩蔽，对硅片进行选择性注入B⁺或BF₂ ⁺，注入剂量5×10¹²cm^-2，能量80KeV，形成延伸电极下方、有源区边缘、和基极接触区p型掺杂(如图7)，

(4)清洗后的硅片，在1100℃的温度下，依次通干氧10分钟，通湿氧80分钟，通干氧10分钟，通三氯甲烷或三氯乙烯30分钟，通干氧10分钟，通N₂80分钟，在硅片表面生长约8000的SiO₂同时工艺步骤(3)中注入的杂质被激活，与外延层形成PN结(如图8)，

(5)对硅片进行光刻，并选择性腐蚀SiO₂，打开基区注入窗口；接着进行选择性BF₂ ⁺离子注入(如图9)，

(6)清洗后的硅片，进行1000℃10秒快速退火，形成集电结(如图10)，

(7).用LPCVD工艺在硅片表面分别淀积SiO₂1000和Si₃N₄1000钝化层(如图11)，

(8).光刻、刻蚀Si₃N₄/SiO₂开发射区掺杂窗口；接着进行选择性s离子注入(如图12)，

(9)清洗后的硅片，进行1000℃10秒快速退火，形成发射结(如图13)，

(10)光刻、刻蚀Si₃N₄/SiO₂开基极金属接触窗口(如图14)，

(11)蒸发金属膜，并光刻刻蚀形成基极和发射极电极图形(图15)，

(12)采用平面磨床对硅片进行背面磨片，将硅片减薄到80μm；对硅片依次进行甲苯和丙酮清洗；对蒸发Ti 500/Ni 3000/Au 3000形成下电极，即集电极(如图16)。

实施例2，

(1)选择掺砷硅衬底，电阻率≤0.003Ω·cm，厚度为560μm；在该衬底上外延掺磷n型硅外延层，电阻率1.5Ω·cm，外延层厚度14μm(如图3)，

(2)利用旋转喷涂法，在外延片上涂敷一层对紫外光敏感的有机物薄膜-光刻胶(如图4)，然后用紫外光透过掩膜版对光刻胶进行选择性曝光(如图

5)，再对曝光后的外延片进行喷涂腐蚀、显影，去除曝光区的光刻胶，形成光刻胶掩蔽图形(如图6)，

(3)以工艺步骤(2)形成光刻胶图形为掩蔽，对硅片进行选择性注入B⁺或BF₂ ⁺，注入剂量1×10¹³cm^-2，能量120KeV，形成延伸电极下方、有源区边缘、和基极接触区p型掺杂(如图7)，

(4)清洗后的硅片，在1100℃的温度下，依次通干氧20分钟，通湿氧100分钟，通干氧20分钟，通三氯甲烷或三氯乙烯60分钟，通干氧60分钟，通N₂ 100分钟，在硅片表面生长约8000的SiO₂同时工艺步骤(3)中注入的杂质被激活，与外延层形成PN结(如图8)，

(5)对硅片进行光刻，并选择性腐蚀SiO₂，打开基区注入窗口；接着进行选择性BF₂ ³⁺离子注入(图9)，

(7)用LPCVD工艺在硅片表面分别淀积SiO₂2000和Si₃N₄1700钝化层(如图11)，

(8)光刻、刻蚀Si₃N₄/SiO₂开发射区掺杂窗口；接着进行选择性As离子注入(如图12)，

(10)光刻、刻蚀Si₃N₄/SiO₂开基极金属接触窗口(如图14)，

(11)蒸发金属膜，并光刻刻蚀形成基极和发射极电极图形(如图15)，

(12)采用平面磨床对硅片进行背面磨片，将硅片减薄到100μm；对硅片依次进行甲苯和丙酮清洗；对蒸发Ti 1500/Ni 5000/Au 5000形成下电极，即集电极(如图16)。

Claims

1.减小晶体管延伸电极电容的结构，其特征是将在延伸电极和键合区下方制作一个与MOS电容串联的PN结，PN结也是一个电容，为结电容。

2.减小晶体管延伸电极电容结构的制作方法，其工艺步骤分为，

(1)在硅衬底上外延n型硅外延层，

(8)光刻并选择刻蚀Si3N4/SiO2，露出基极接触窗口，

(9)溅射金属膜；反刻形成金属电极，即发射极E和基极B，

(10)背面磨片，将硅片减薄，蒸发形成下电极，即集电极。

3.根据权利要求2所述的减小晶体管延伸电极电容的制作方法，其特征是硅衬底选择掺砷，电阻率≤0.003Ω·cm，厚度为380μm-560μm；在该衬底上外延掺磷n型硅外延层，电阻率0.75-1.5Ω·cm，外延层厚度3μm-14μm。

4.根据权利要求2所述的减小晶体管延伸电极电容的制作方法，其特征是以工艺步骤(2)形成光刻胶图形为掩蔽，对硅片进行选择性注入B⁺(或BF₂ ⁺)，注入剂量5×10¹²cm^-2-1×10¹³cm^-2，能量80KeV-120KeV，形成延伸电极下方、有源区边缘、和基极接触区p型掺杂。

5.根据权利要求2所述的减小晶体管延伸电极电容的制作方法，其特征是清洗后的硅片，在1100℃的温度下，依次通干氧10-20分钟，通湿氧80分钟-100分钟，通干氧10分钟-20分钟，通三氯甲烷或三氯乙烯30分钟-60分钟，通干氧10分钟-60分钟，通N₂80分钟-100分钟，在硅片表面生长约8000的SiO₂同时在工艺步骤(3)中注入的杂质被激活，与外延层形成PN结。

6.根据权利要求2所述的减小晶体管延伸电极电容的制作方法，其特征是对硅片进行光刻，并选择性腐蚀SiO₂，打开基区注入窗口；接着进行选择性BF₂ ⁺离子注入。

7.根据权利要求2所述的减小晶体管延伸电极电容的制作方法，其特征是用LPCVD工艺方法在硅片表面分别淀积SiO₂1000-2000和Si₃N₄1000-1700钝化层。

8.根据权利要求2所述的减小晶体管延伸电极电容的制作方法，其特征是采用平面磨床对硅片进行背面磨片，将硅片减薄到80μm-100μm；对硅片依次进行甲苯和丙酮清洗；对蒸发Ti 500-1500/Ni 3000-5000/Au3000-5000形成下电极，即集电极。