CN101217145A - 选择性应力记忆作用的半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种选择性应力记忆作用的半导体元件及其制造方法，该半导体元件包括半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区。PMOS晶体管设置于该第一掺杂区域上，且NMOS晶体管设置于该第二掺杂区域上。第一顶盖层覆盖该NMOS晶体管于该第一区域上，以及第二顶盖层覆盖该PMOS晶体管于该第一区域上。该第一顶盖层的厚度与该第二顶盖层的厚度不同，由此分别作用不同的应力于该PMOS晶体管与该NMOS晶体管。位于该第二区域上的该PMOS晶体管与该NMOS晶体管被硅化。本发明的优点在于省略传统SMT或SSMT方法所需使用的保护抗氧化层，降低工艺步骤所需的制造成本，且元件电性能及工艺窗口或裕度皆得以提升。

Description

选择性应力记忆作用的半导体元件及其制造方法
技术领域
本发明涉及微电子半导体元件及其制造方法，特别是涉及选择性应力记忆作用的半导体元件及其制造方法。
背景技术
半导体制造技术，例如应力记忆技术(stress memory technique，简称SMT)及选择性应力记忆技术(selective stress memory technique，简称SSMT)可用于源极/漏极(S/D)离子注入步骤后，以诱发应力于MOSFET的沟道区域，借此改善先进工艺(例如65纳米工艺世代以下)的元件特性。上述SMT与SSMT工艺技术包括采用S/D退火工艺使位于应力顶盖层(stress capping layer)下层的多晶硅栅极再结晶，致使NMOS元件的电性能改善6-10％。是否需先将NMOS元件上的应力顶盖层移除，再施以S/D退火工艺步骤，须视使用的材料而定。
传统的SMT工艺技术采用沉积应力层及S/D退火工艺，以诱发应力于衬底中。此应力层会于后续工艺前移除。或者，不同的应力，分别由不同厚度的应力顶盖层生成，因此又称选择性应力记忆技术，可分别施于NMOS场效晶体管区域及PMOS场效晶体管区域。许多元件需通过保护抗氧化层(resist protection oxide，简称RPO)定义硅化及非硅化区域。保护抗氧化层的形成步骤于SSMT工艺步骤之后，但早于硅化工艺之前。
图1A-图1H显示传统选择性应力记忆作用的半导体元件制造方法的各步骤的剖面示意图。请参阅图1A，提供半导体衬底10，其包括块材硅衬底或绝缘层上有硅(SOI)衬底。半导体衬底10例如掺杂单晶硅衬底，包括掺杂p-阱区供NMOS元件区域100N或掺杂n-阱区供PMOS元件区域100P。此衬底具有第一导电性的第一掺杂阱及第二导电性的第二掺杂阱。浅沟槽隔离物(STI)45设置于衬底10中，以隔离PMOS元件区域100P及NMOS元件区域100N。栅极介电层15沉积形成于半导体衬底10上，覆盖PMOS元件区域100P及NMOS元件区域100N。栅极电极20例如掺杂多晶硅沉积于栅极介电层15上，并分别位于PMOS元件区域100P及NMOS元件区域100N上。接着，形成绝缘间隙壁结构，例如氧化-氮化-氧化物(ONO)结构32、34及36于栅极电极20的侧壁上。接着，施以离子注入工艺50以形成源极44及漏极42于该半导体衬底10中。于PMOS元件区域100P的源极44与漏极42与对应的NMOS元件区域100N的源极与漏极掺杂相反极性的离子。
请参阅图1B，依序形成第一介电层60及第二介电层65于衬底10上的PMOS元件区域100P及NMOS元件区域100N。
请参阅图1C，掩模层(未示出)设置于该NMOS元件区域100N上，因而露出位于PMOS元件区域100P的第二介电层65。接着，施以蚀刻步骤将第二介电层65薄化。因此，由于PMOS元件区域100P及NMOS元件区域100N两边的第二介电层65厚度不同，因此可由此选择不同的应力于PMOS元件区域100P或NMOS元件区域100N。
请参阅图1D，接着以干蚀刻法或湿蚀刻法将第二介电层65。第一介电层60也施以蚀刻法移除。然而，在蚀刻第一介电层60步骤的同时，会造成ON或ONO间隙壁底切，导致不想要的凹入38a，如图1E所示。
为了符合元件的需求，保护抗氧化层(RPO)用以定义硅化与非硅化区域。保护抗氧化层的形成步骤于SSMT工艺步骤之后，但早于硅化工艺之前。例如，许多半导体元件包括主要区域供给记忆元件阵列，以及周边区域供给逻辑控制元件。周边区域必须硅化以降低接触电阻，然而主要区域的记忆元件阵列并不需要将其硅化。
图1F-图1H是显示于周边区域硅化工艺各步骤的剖面示意图。请参阅图1F，顺应性地形成保护层70于衬底10上，分别覆盖该PMOS元件区域100P与NMOS元件区域100N。接着，将欲硅化的周边逻辑区域上的保护层70移除，然而覆盖主要区域上的保护层70仍保留。
掩模层(未示出)设置于主要区域上，露出将欲移除的周边逻辑区域上的保护层70。接着，施以湿蚀刻法将露出的保护层70移除，以方便后续的硅化工艺。然而，此蚀刻工艺导致更进一步的扩大第二凹入38b，如图1G所示。
请参阅图1H，进行金属硅化步骤以形成金属硅化物层80于周边逻辑区域上的PMOS元件区域100P与NMOS元件区域100N。该金属硅化物层80直接与栅极电极20、源极区域42与漏极区域44接触。
虽然传统的SMT工艺可通过施以应力的方式而改善元件的性能，然而额外的工艺步骤将导致较高的制造成本以及降低工艺窗口或工艺裕度。高的制造成本导源于增加的工艺步骤成本(例如SMT/SSMT层的沉积及移除，RPO层的沉积及移除)。工艺窗口或工艺裕度的降低乃由于多重阶段步骤的薄膜沉积及蚀刻步骤，因STI过度蚀刻及间隙壁底切而导致较高的漏电流。
发明内容
有鉴于此，本发明实施例提供一种施以选择性应力记忆技术(SSMT)的半导体元件及其制造方法。此半导体元件包括主要区域供记忆元件阵列以及周边区域供逻辑控制元件。周边区域必须硅化以降低接触电阻，然而主要区域的记忆元件阵列并不需要将其硅化。传统SMT或SSMT方法所需使用的保护抗氧化层(RPO)可因此省略，进而降低制造成本及改善元件性能。
本发明的一个方案在于提供一种选择性应力记忆作用的半导体元件，包括半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区。PMOS晶体管设置于该第一掺杂区域上，NMOS晶体管设置于该第二掺杂区域上。第一顶盖层覆盖该NMOS晶体管于该第一区域上，以及第二顶盖层覆盖该PMOS晶体管于该第一区域上，其中该第一顶盖层的厚度与该第二顶盖层的厚度不同，由此分别作用不同的应力于该PMOS晶体管与该NMOS晶体管。以及位于该第二区域上的该PMOS晶体管与该NMOS晶体管被硅化。
如上所述的选择性应力记忆作用的半导体元件，其中该第一区域包括记忆阵列区域，其中该第二区域包括周边的逻辑区域。
如上所述的选择性应力记忆作用的半导体元件，其中该第一顶盖层的厚度较该第二顶盖层的厚度厚。
如上所述的选择性应力记忆作用的半导体元件，其中该第一顶盖层包括氧化硅层与第一氮化硅层。
如上所述的选择性应力记忆作用的半导体元件，其中该第二顶盖层包括氧化硅层与第二氮化硅层，其中该第二氮化硅层的厚度较该第一氮化硅层的厚度薄。
如上所述的选择性应力记忆作用的半导体元件，其中该第一氮化硅层的厚度约为该第二氮化硅层的厚度的1-3倍。
本发明的另一个方案在于提供一种选择性应力记忆作用的半导体元件的制造方法，包括提供半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区。形成PMOS晶体管设置于该第一掺杂区域上与NMOS晶体管设置于该第二掺杂区域上。形成氧化硅层覆盖该NMOS晶体管与该PMOS晶体管。形成氮化硅层于该氧化硅层上。将位于该PMOS晶体管上的部分该氮化硅层薄化。移除位于第二区域上的该氧化硅层与该氮化硅层，以及将位于该第二区域上的该PMOS晶体管与该NMOS晶体管硅化。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中该第一区域包括记忆阵列区域，其中该第二区域包括周边的逻辑区域。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中该氧化硅层的厚度约为100埃。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中位于该NMOS晶体管上的该氮化硅层的厚度约为位于该PMOS晶体管上的该氮化硅层的厚度的1-3倍。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中位于该NMOS晶体管上的该氮化硅层的厚度约为250埃，以及位于该PMOS晶体管上的该氮化硅层的厚度约为100埃。
本发明又一个方案在于提供一种选择性应力记忆作用的半导体元件的制造方法，包括提供半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区。形成PMOS晶体管设置于该第一掺杂区域上与NMOS晶体管设置于该第二掺杂区域上。形成氧化硅层覆盖该NMOS晶体管与该PMOS晶体管，及形成氮化硅层于该氧化硅层上。将位于该PMOS晶体管上的部分该氮化硅层薄化，施以退火步骤于该半导体衬底，致使诱发不同应力分别作用于该PMOS晶体管与该NMOS晶体管。移除位于第二区域上的该氧化硅层与该氮化硅层，以及将位于该第二区域上的该PMOS晶体管与该NMOS晶体管硅化。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中该第一区域包括记忆阵列区域，其中该第二区域包括周边的逻辑区域。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中该氧化硅层的厚度约为100埃。
如上所述的选择性应力记忆作用的半导体元件的制造方法，其中位于该NMOS晶体管上的该氮化硅层的厚度约为250埃，其中位于该PMOS晶体管上的该氮化硅层的厚度约为100埃。
本发明的优点在于省略传统SMT或SSMT方法所需使用的保护抗氧化层(RPO)。因此，可以降低工艺步骤(例如SMT/SSMT层的沉积及移除，RPO层的沉积及移除)所需的制造成本，且因STI过度蚀刻及间隙壁底切问题得以避免，而使元件电性能及工艺窗口或裕度皆得以提升。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1A-图1H是显示传统选择性应力记忆作用的半导体元件制造方法的各步骤的剖面示意图；以及
图2A-图2F是显示根据本发明实施例的选择性应力记忆作用的半导体元件制造方法的各步骤的剖面示意图。
其中，附图标记说明如下：
公知部分(图1A～图1H)
10～半导体衬底；    15～栅极介电层；
20～栅极电极；      32、34及36～氧化-氮化-氧化物(ONO)结构；
38a～第一凹入；     38b～扩大的第二凹入；
42～漏极；          44～源极；
45～浅沟槽隔离物；  50～离子注入工艺；
60～第一介电层；    65～第二介电层；
70～保护层；        80～金属硅化物层；
100N～NMOS元件区域；100P～PMOS元件区域。
本发明部分(图2A～图2F)
110～半导体衬底；      115～栅极介电层；
120～栅极电极；
132、134及136～氧化-氮化-氧化物(ONO)结构；
142～漏极；            144～源极；
145～浅沟槽隔离物；    150～离子注入工艺；
160～第一介电层；      165～第二介电层；
160’～薄化后的第二介电层；
180～金属硅化物层；    200N～NMOS元件区域；
200P～PMOS元件区域；   d～薄化后的第二介电层的厚度；
D～第二介电层的厚度。
具体实施方式
由发明背景可知，造成工艺成本增加与降低工艺合格率及欲度的重要因素之一在于SMT/SSMT层的沉积及移除，以及RPO层的沉积及移除时所造成的STI过度蚀刻及间隙壁底切。有鉴于此，本发明的较佳实施例提供一种施以选择性应力记忆技术(SSMT)的半导体元件及其制造方法，相较于传统SMT或SSMT方法，省略其所需使用的保护抗氧化层(RPO)，因此可解决STI过度蚀刻及间隙壁底切所造成的问题，降低制造成本及改善元件性能。
图2A-图2F是显示根据本发明实施例的选择性应力记忆作用的半导体元件制造方法的各步骤的剖面示意图。请参阅图2A，提供半导体衬底110，其包括块材硅衬底或绝缘层上有硅(SOI)衬底。半导体衬底110例如掺杂单晶硅衬底，包括掺杂p-阱区供NMOS元件区域200N或掺杂n-阱区供PMOS元件区域200P。例如，互补式金属-氧化物-半导体(CMOS)晶体管包括PMOS晶体管200P形成于n-阱区(未示出)上，以及NMOS晶体管200N形成于p-阱区(未示出)上。此衬底110具有第一导电性的第一掺杂阱及第二导电性的第二掺杂阱。浅沟槽隔离物(STI)145设置于衬底110中，以隔离PMOS元件区域200P及NMOS元件区域200N。栅极介电层115沉积形成于半导体衬底110上，覆盖PMOS元件区域200P及NMOS元件区域200N。栅极电极120例如掺杂多晶硅沉积形成于栅极介电层115上，分别于PMOS元件区域200P及NMOS元件区域200N上。接着，形成绝缘间隙壁结构，例如氧化-氮化-氧化物(ONO)结构132、134及136或是氧化-氮化物(ON)结构于栅极电极120的侧壁上。接着，施以离子注入工艺150以形成源极144及漏极142于该半导体衬底110中。在PMOS元件区域200P上的源极144与漏极142与对应的NMOS元件区域200N的源极与漏极掺杂相反极性的离子。再者，该PMOS元件200P与NMOS元件200N还可包括轻掺杂源极/漏极(LDD)区域，在间隙壁结构132、134及136的形成步骤之前形成。接着，施以重掺杂离子注入以形成源极与漏极区域。
请参阅图2B，依序形成第一介电层160及第二介电层165于衬底10上的PMOS元件区域200P及NMOS元件区域200N。例如，第一介电层160较佳为通过低压化学气相沉积法(LPCVD)形成的四乙氧基正硅酸盐(TEOS)，其厚度范围约为30-200埃()，较佳者为80埃()。第二介电层165较佳为通过低压化学气相沉积法(LPCVD)形成的氮化硅，其厚度范围约为100-500埃()，较佳者为250埃()。第二介电层165的厚度约为第一介电层160的厚度2至17倍。
请参阅图2C，掩模层(未示出)设置于该NMOS元件区域200N上，因而露出位于PMOS元件区域200P的第二介电层165。接着，施以蚀刻步骤将第二介电层165薄化。位于PMOS元件区域200P上，经薄化后的第二介电层165’的厚度d较佳为100。而位于NMOS元件区域200N上，第二介电层165的厚度D范围约为100-500，较佳为250。NMOS元件区域200N上的第二介电层165的厚度D约为PMOS元件区域200P上第二介电层165’的厚度d的1至3倍。因此，由于PMOS元件区域200P及NMOS元件区域200N两边的第二介电层165厚度不同，因此可由此选择不同的应力分别施于PMOS元件区域200P或NMOS元件区域200N。为了选择性地分别施予应力于PMOS元件200P与NMOS元件200N区域上，将该半导体衬底施以快速热退火(RTA)工艺，其工艺温度范围约为1000-1100℃，较佳者为约1030-1040℃。
许多半导体元件包括主要区域供记忆元件阵列以及周边区域供逻辑控制元件。周边区域必须硅化以降低接触电阻，然而主要区域的记忆元件阵列并不需要将其硅化。因而，形成掩模层(未示出)例如光致抗蚀剂掩模于半导体衬底的主要记忆元件阵列区域上。
请参阅图2D，接着施以干蚀刻法或湿蚀刻法，将周边逻辑区域上露出的第二介电层165移除。例如，该露出的第二介电层165以热磷酸溶液蚀刻移除。接着，以湿蚀刻法将周边逻辑区域上露出的第一介电层160移除。例如，该露出的第一介电层160以缓冲氧化蚀刻(BOE)溶液或稀释的氢氟酸(DHF)溶液蚀刻移除，如图2E所示。接着将主要记忆元件阵列区域上的掩模层移除。由于位于主要记忆元件阵列区域上的覆盖层受到掩模层的保护，因此位于主要记忆元件阵列区域上薄化后的第二介电层165’与第二介电层165得以保留，其主要记忆元件阵列区域的结构如图2C所示。
请参阅图2F，形成金属层(未示出)于周边逻辑区域上的PMOS元件区域200P与NMOS元件区域200N。该金属层直接与栅极电极120、源极区域142与漏极区域144接触。上述金属层例如钛、钴、镍或上述金属的合金可利用射频溅镀法(RF sputtering)或物理气相沉积法(PVD)形成。接着施以退火循环，可利用传统的炉管退火或快速热退火工艺，反应温度范围介于250-900℃。金属层与其接触的硅层反应形成金属硅化物180，例如硅化钛、硅化钴或硅化镍于周边逻辑区域上。接着将未反应的金属层移除，例如使用溶液含H2SO4-H2O2-NH4OH，位于周边逻辑区域上的最终元件结构如图2F所示，可改善元件的电性能。应注意的是，位于主要记忆元件阵列区域上的最终元件结构完全未经硅化反应如图2C所示，可降低漏电流的发生。上述本发明实施例的选择性应力记忆作用的半导体元件的制造方法仍包括其他步骤，应为本发明所属技术领域中普通技术人员所理解，为求简明之故，在此省略相关细节的揭示。
本发明上述较佳实施例的优点在于省略传统SMT或SSMT方法所需使用的保护抗氧化层(RPO)。因此，降低工艺步骤(例如SMT/SSMT层的沉积及移除，RPO层的沉积及移除)所需的制造成本。且因STI过度蚀刻及间隙壁底切问题得以避免，元件电性能及工艺窗口或裕度皆得以提升。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (15)

1.一种选择性应力记忆作用的半导体元件，包括：
半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区；
PMOS晶体管，设置于该第一掺杂区域上；
NMOS晶体管，设置于该第二掺杂区域上；
第一顶盖层，覆盖该NMOS晶体管于该第一区域上；以及
第二顶盖层，覆盖该PMOS晶体管于该第一区域上，
其中该第一顶盖层的厚度与该第二顶盖层的厚度不同，由此分别作用不同的应力于该PMOS晶体管与该NMOS晶体管，以及
其中位于该第二区域上的该PMOS晶体管与该NMOS晶体管被硅化。
2.如权利要求1所述的选择性应力记忆作用的半导体元件，其中该第一区域包括记忆阵列区域，其中该第二区域包括周边的逻辑区域。
3.如权利要求1所述的选择性应力记忆作用的半导体元件，其中该第一顶盖层的厚度较该第二顶盖层的厚度厚。
4.如权利要求1所述的选择性应力记忆作用的半导体元件，其中该第一顶盖层包括氧化硅层与第一氮化硅层。
5.如权利要求4所述的选择性应力记忆作用的半导体元件，其中该第二顶盖层包括氧化硅层与第二氮化硅层，其中该第二氮化硅层的厚度较该第一氮化硅层的厚度薄。
6.如权利要求5所述的选择性应力记忆作用的半导体元件，其中该第一氮化硅层的厚度约为该第二氮化硅层的厚度的1-3倍。
7.一种选择性应力记忆作用的半导体元件的制造方法，包括：
提供半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区；
形成PMOS晶体管设置于该第一掺杂区域上，并形成NMOS晶体管设置于该第二掺杂区域上；
形成氧化硅层覆盖该NMOS晶体管与该PMOS晶体管；
形成氮化硅层于该氧化硅层上；
将位于该PMOS晶体管上的部分该氮化硅层薄化；
移除位于第二区域上的该氧化硅层与该氮化硅层；以及
将位于该第二区域上的该PMOS晶体管与该NMOS晶体管硅化。
8.如权利要求7所述的选择性应力记忆作用的半导体元件的制造方法，其中该第一区域包括记忆阵列区域，其中该第二区域包括周边的逻辑区域。
9.如权利要求7所述的选择性应力记忆作用的半导体元件的制造方法，其中该氧化硅层的厚度约为100埃。
10.如权利要求7所述的选择性应力记忆作用的半导体元件的制造方法，其中位于该NMOS晶体管上的该氮化硅层的厚度约为位于该PMOS晶体管上的该氮化硅层的厚度的1-3倍。
11.如权利要求7所述的选择性应力记忆作用的半导体元件的制造方法，其中位于该NMOS晶体管上的该氮化硅层的厚度约为250埃，以及位于该PMOS晶体管上的该氮化硅层的厚度约为100埃。
12.一种选择性应力记忆作用的半导体元件的制造方法，包括：
提供半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区；
形成PMOS晶体管设置于该第一掺杂区域上，并形成NMOS晶体管设置于该第二掺杂区域上；
形成氧化硅层覆盖该NMOS晶体管与该PMOS晶体管；
形成氮化硅层于该氧化硅层上；
将位于该PMOS晶体管上的部分该氮化硅层薄化；
施以退火步骤于该半导体衬底，致使诱发不同应力分别作用于该PMOS晶体管与该NMOS晶体管；
移除位于第二区域上的该氧化硅层与该氮化硅层；以及
将位于该第二区域上的该PMOS晶体管与该NMOS晶体管硅化。
13.如权利要求12所述的选择性应力记忆作用的半导体元件的制造方法，其中该第一区域包括记忆阵列区域，其中该第二区域包括周边的逻辑区域。
14.如权利要求12所述的选择性应力记忆作用的半导体元件的制造方法，其中该氧化硅层的厚度约为100埃。
15.如权利要求12所述的选择性应力记忆作用的半导体元件的制造方法，其中位于该NMOS晶体管上的该氮化硅层的厚度约为250埃，其中位于该PMOS晶体管上的该氮化硅层的厚度约为100埃。
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