CN104733391A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，将应力记忆技术同时应用于两个反型器件区域，可以针对不同的器件类型引入不同类型的应力，提高载流子的迁移率，改善了半导体器件的性能。另外，在高温退火之后，并不全部去除应力层，仅去除需要形成金属硅化物区域的应力层，然后利用自对准工艺形成金属硅化物，简化了后续工艺，降低生产周期的同时还降低了生产成本。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种光半导体器件的制造方法。
背景技术
随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力记忆技术(SMT，Stress Memorization Technique)来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；现有技术中所述应力记忆技术是在半导体器件上方沉积一层应力材料层(例如氮化硅等)，利用光刻、刻蚀工艺去除半导体器件PMOS上方的应力材料层，并进行高温退火工艺以使应力被记忆在NMOS的栅极或栅极底部沟道上，然后去除应力材料，从而应力得以保留并改进电子在NMOS的迁移率，提高了器件NMOS区域的性能。从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。
现有SMT技术只应用于NMOS区域，却没有用于PMOS区域。随着半导体技术的发展，PMOS的性能越来越成为制约器件性能的关键所在。因此，需要一种能同时应用于NMOS和PMOS的SMT方法。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，能够将SMT应力记忆技术同时应用于NMOS和PMOS，以同时提高电子和空穴在沟道中的迁移率，改善器件电学性能。
为解决上述问题，本发明提出一种半导体器件的制造方法，包括：
提供具有第一器件区域和第二器件区域的半导体衬底，所述第一器件区域和第二器件区域为反型区域，并分别形成有栅极结构及围绕栅极结构的侧墙；
在所述第一器件区域的全表面上覆盖平坦化的第一应力层，在第二器件区域的全表面上覆盖与第一应力层齐平的第二应力层，所述第一应力层和第二应力层的应力方向相反。
进一步的，所述方法还包括：在覆盖第一应力层和第二应力层之前，在所述第一器件区域和第二器件区域上形成有刻蚀停止层。
进一步的，所述刻蚀停止层为氮氧化硅，厚度大于
进一步的，所述方法还包括：在覆盖第一应力层和第二应力层之后，高温退火处理或者UV光照处理所述第一应力层和第二应力层。
进一步的，所述方法还包括：
刻蚀第一器件区域的部分第一应力层直至暴露出底部的半导体衬底，以形成第一器件区域的沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第一器件区域剩余的第一应力层。
进一步的，所述方法还包括：
刻蚀第二器件区域的部分第二应力层直至暴露出底部的半导体衬底，以形成第二器件区域的沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第二器件区域剩余的第二应力层。
进一步的，所述方法还包括：
刻蚀第一器件区域的部分第一应力层以及第二器件区域的部分第二应力层，直至暴露出底部的半导体衬底，以形成沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第一器件区域剩余的第一应力层和第二器件区域剩余的第二应力层。
进一步的，在所述第一器件区域的全表面上覆盖平坦化的第一应力层，在第二器件区域的全表面上覆盖与第一应力层齐平的第二应力层的步骤包括:
在所述半导体衬底的全表面上覆盖第一应力层；
平坦化所述第一应力层至覆盖栅极结构顶部一定厚度；
保留第一器件区域的第一应力层，并去除第二器件区域的第一应力层；
在所述半导体衬底的全表面上覆盖第二应力层；
平坦化所述第二应力层至暴露出第一应力层顶部。
进一步的，所述第一器件区域为NMOS，所述第二器件区域为PMOS，第一应力层为具有拉应力的氮化硅或碳化硅；第二应力层为具有压应力的氧化硅或碲化锗。
与现有技术相比，本发明的半导体器件制造方法，将应力记忆技术同时应用于两个反型器件区域，可以针对不同的器件类型引入不同类型的应力，提高载流子的迁移率，改善了半导体器件的性能。另外，在高温退火之后，并不全部去除应力层，仅去除需要形成金属硅化物区域的应力层，然后利用自对准工艺形成金属硅化物，简化了后续工艺，降低生产周期的同时还降低了生产成本。
附图说明
图1是本发明具体实施例的半导体器件的制造方法流程图；
图2A至图2D是本发明具体实施例的半导体器件制造过程中的剖面结构示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明主要提供一种基于双应力薄膜技术的半导体器件制造方法，下面根据图1所示出的制造方法流程图以及图2A至2D所示出的各个阶段的剖面结构示意图描述本发明的嵌入式锗硅器件及其制造方法。半导体器件中往往既有NMOS器件，也有PMOS器件。在CMOS器件中尤其如此。
请参考图1，本发明提供的基于双应力薄膜技术的半导体器件制造方法，主要包括：
S1，提供具有第一器件区域和第二器件区域的半导体衬底，所述第一器件区域和第二器件区域为反型区域，并分别形成有栅极结构及围绕栅极结构的侧墙；
S2，在所述第一器件区域和第二器件区域上(即半导体衬底全表面上)形成有刻蚀停止层；
S3，在所述第一器件区域的全表面上覆盖平坦化的第一应力层，在第二器件区域的全表面上覆盖与第一应力层齐平的第二应力层，所述第一应力层和第二应力层的应力方向相反；
S4，高温退火处理或者UV光照处理所述第一应力层和第二应力层；
S5，刻蚀第一器件区域的部分第一应力层以及第二器件区域的部分第二应力层，直至暴露出底部的半导体衬底，以形成沟槽；
S6，利用自对准工艺在所述沟槽中形成硅化物；
S7，去除第一器件区域剩余的第一应力层和第二器件区域剩余的第二应力层。
请参考图2A，在步骤S1中，首先，提供包括第一器件区域I和第二器件区域II的半导体衬底10，所述第一器件区域I上形成有第一栅极103以及围绕所述第一栅极103的第一侧墙104，所述第一器件区域II上形成有第二栅极203以及围绕所述第二栅极203的第二侧墙204。所述半导体衬底10包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。所述第一器件区域I用以形成NMOS晶体管，所述第一器件区域II用以形成PMOS晶体管。所述第一器件区域I和第二器件区域II中还可以形成有掺杂阱，其中，所述掺杂阱可利用离子注入工艺完成，所述P型或N型的掺杂阱用于形成NMOS或PMOS的导电沟道。以NMOS为例，所述掺杂阱是P型的，该掺杂阱未示出。所述第一器件区域I上还形成有第一栅介质层102，所述第二器件区域II上还形成有第二栅介质层202，所述第一栅介质层102和第二栅介质层202包含氧化硅层或氮氧化硅层。所述第一侧墙104和第二侧墙204包含氧化硅层、氮氧化硅层及/或氮化硅层。此外，所述半导体衬底10中还形成有用于器件区域隔离结构，第一器件区域I和第二器件区域I形成有用于器件隔离的浅沟槽隔离结构(STI)101、201。本实施例中的栅极结构包括栅极及其下方的栅介质层，在第一器件区域I形成NMOS管和在第二器件区域II形成PMOS管的过程包括：在半导体衬底10表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱上方形成NMOS管的栅介质层102和栅极103，在N阱上方形成PMOS管的栅介质层202和栅极203，然后进行轻掺杂漏(LDD)注入，在NMOS管栅极103两侧的半导体衬底10上形成轻掺杂漏极和轻掺杂源极，在PMOS管栅极203两侧的半导体衬底10上形成轻掺杂漏极和轻掺杂源极；接着，在NMOS管的栅极103两侧、PMOS管的栅极203两侧，分别形成侧墙104、204，以NMOS管的栅极103两侧的侧墙104作为掩膜进行离子注入，从而形成NMOS管的漏极和源极，以PMOS管的栅极203两侧的侧墙204作为掩膜进行离子注入，从而形成PMOS管的漏极和源极。
请继续参考图2A，在步骤S2中，在半导体衬底10的器件面沉积致密化的刻蚀停止层，即形成第一器件区域I和第二器件区域II的刻蚀停止层105、106，所述刻蚀停止层同时覆盖所有栅极结构、P阱、N阱和STI区域，其材料可以是氮化硅、氮氧化硅或者氮化硅材料，沉积方法可以是CVD、LPCVD或者PECVD，沉积后进行表面致密化处理，增大阻挡层抵挡氢原子的扩散的能力。优选的，对阻挡层进行UV光照处理，即将沉积刻蚀停止层后的半导体衬底放置于紫外线辅助热处理(UVTP)设备中，进行紫外线曝光处理，同时通入氦气作为保护气体，外线的能量起到破坏阻挡层中的氢键(-H)，氢氧键(-OH)以及氢硅键(Si-H)的作用，从而释放阻挡层中的氢(H)原子，从而减小该层中氢原子的含量，改善器件性能。所述刻蚀停止层为氮氧化硅，厚度大于
请参考图2B，在步骤S3中，首先，在形成有刻蚀停止层的半导体衬底10的整个器件表面上沉积第一应力层106，即第一应力层106覆盖所有栅极结构、P阱、N阱和STI区域。然后，化学机械平坦化第一应力层106至在栅极顶部保有一定厚度。接着，在第一应力层106的表面沉积硬掩膜氧化层(未图示)，然后在硬掩膜氧化层的表面涂布第一光阻胶层，并曝光显影图案化第一光阻胶层(未图示)，使得图案化的第一光阻胶层的开口能够暴露出图中第二器件区域II的PMOS结构，同时覆盖图中第一器件区域I的NMOS结构。第一应力层106为具有拉应力的氮化硅或碳化硅。接着，以图案化的第一光阻胶层为掩膜，对暴露出的第二器件区域II的硬掩膜氧化层进行刻蚀，由于硬掩膜氧化层与具有张应力的第一应力层106在刻蚀时具有很高的选择比，所以刻蚀在具有拉应力(张应力)的第一应力层106终止，这时，第一器件区域I的硬掩膜氧化层由于之前被图案化的光阻胶层覆盖，所以第一器件区域I的硬掩膜氧化层仍然保留，接着采用光阻胶灰化(ashing)的方法，将第一光阻胶层去除，最后以第一器件区域I的硬掩膜氧化层为硬掩膜，对第二器件区域II的具有拉应力的第一应力层106进行去除。去除方法可以采用传统蚀刻工艺，例如通过使用磷酸或氢氟酸的湿蚀刻或者通过使用适当蚀刻剂的干法蚀刻来执行传统的蚀刻工艺。
请继续参考图2B，在步骤S3中，可以采用HARP工艺(即高纵深比制程工艺或高深宽比工艺，High Aspect Ratio Process)在形成有第一应力层106的整个器件表面上沉积第二应力层206，第二应力层206为具有压应力的氧化硅或碲化锗，即第二应力层206覆盖第一器件区域I包括其栅极结构在内的器件表面以及第二器件区域II所有表面。然后，化学机械平坦化第二应力层206，直至暴露出第一应力层106，以去除第一器件区域I的第一应力层106顶部表面的第二应力层206，从而使得第一应力层106仅仅覆盖在第一器件区域I的全表面，第二应力层206仅仅覆盖在第二器件区域II的全表面，且第一应力层106和第二应力层206的顶部齐平。
请继续参考图2B，在步骤S4中，可以采用高温退火处理和/或UV光照处理工艺处理第一应力层106和第二应力层206，使得第一应力层106和第二应力层206中的原子在处理过程中重新排列，从而产生更大的应力，对各自下方的栅极产生更大的应力，提高导电沟道内载流子的迁移率，增加器件的导电能力。其中高温退火的方法可以是尖峰退火或者激光退火。
请参考图2C，在步骤S5中，在第一应力层106和第二应力层206的表面沉积第二硬掩膜氧化层(未图示)，然后在第二硬掩膜氧化层的表面涂布第二光阻胶层，并曝光显影图案化第二阻胶层(未图示)，使得图案化的第二光阻胶层的开口能够暴露出图中第一器件区域I的侧墙两侧的部分第一应力层106以及第二器件区域II的的侧墙两侧的部分第二应力层206。接着，以图案化的第二光阻胶层为掩膜，对暴露出的第二硬掩膜氧化层进行刻蚀，由于第二硬掩膜氧化层与具有张应力的第一应力层106和具有压应力的第二应力层206在刻蚀时具有很高的选择比，所以刻蚀在第一应力层106和第二应力层206终止，这时，第一器件区域I和第二器件区域II的各自栅极及其侧墙的硬掩膜氧化层由于之前被图案化的光阻胶层覆盖，所以仍然保留，接着采用光阻胶灰化(ashing)的方法，将第二光阻胶层去除，最后以剩余的第二硬掩膜氧化层为硬掩膜，对暴露出的第一应力层106和第二应力层206进行刻蚀，形成暴露出半导体衬底表面的沟槽。去除方法可以采用传统蚀刻工艺，例如通过使用磷酸或氢氟酸的湿蚀刻或者通过使用适当蚀刻剂的干法蚀刻来执行传统的蚀刻工艺。
请参考图2D，在步骤S6中，在第一应力层和第二应力层刻蚀出的沟槽中，实施自对准硅化物工艺，就是在沟槽底部露出的半导体衬底10表面沉积镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，半导体衬底10的硅与沉积的金属反应形成金属硅化物107、207。
请继续参考图2D，在步骤S7中，采用传统的蚀刻工艺去除剩余的第一应力层和第二应力层，例如通过使用磷酸或氢氟酸的湿蚀刻或者通过使用适当蚀刻剂的干法蚀刻来执行传统的蚀刻工艺。
在本发明的其他实施例中，第一器件区域I和第二器件区域II的沟槽可以采用两次光刻和刻蚀工艺分别形成，也可以仅在第一器件区域I或第二器件区域II形成沟槽。
例如，仅在第一器件区域I形成沟槽的方法如下：
刻蚀第一器件区域的部分第一应力层直至暴露出底部的半导体衬底，以形成第一器件区域的沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第一器件区域剩余的第一应力层。
再例如，仅在第二器件区域II形成沟槽的方法如下：
刻蚀第二器件区域的部分第二应力层直至暴露出底部的半导体衬底，以形成第二器件区域的沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第二器件区域剩余的第二应力层。
综上所述，本发明的半导体器件制造方法，将应力记忆技术同时应用于两个反型器件区域，可以针对不同的器件类型引入不同类型的应力，同时提高电子和空穴在沟道中的迁移率，不但避免了传统的SMT工艺对PMOS器件产生负面影响的问题，而且在提高NMOS器件速度的情况下，也提高了PMOS器件的性能，工艺简单且易实施。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供具有第一器件区域和第二器件区域的半导体衬底，所述第一器件区域和第二器件区域为反型区域，并分别形成有栅极结构及围绕栅极结构的侧墙；
在所述第一器件区域的全表面上覆盖平坦化的第一应力层，在第二器件区域的全表面上覆盖与第一应力层齐平的第二应力层，所述第一应力层和第二应力层的应力方向相反。
2.如权利要求1所述的制造方法，其特征在于，所述方法还包括：在覆盖第一应力层和第二应力层之前，在所述第一器件区域和第二器件区域上形成刻蚀停止层。
3.如权利要求2所述的制造方法，其特征在于，所述刻蚀停止层为氮氧化硅，厚度大于
4.如权利要求1所述的制造方法，其特征在于，所述方法还包括：在覆盖第一应力层和第二应力层之后，高温退火处理或者UV光照处理所述第一应力层和第二应力层。
5.如权利要求1或4所述的制造方法，其特征在于，所述方法还包括：
刻蚀第一器件区域的部分第一应力层直至暴露出底部的半导体衬底，以形成第一器件区域的沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第一器件区域剩余的第一应力层。
6.如权利要求1或4所述的制造方法，其特征在于，所述方法还包括：
刻蚀第二器件区域的部分第二应力层直至暴露出底部的半导体衬底，以形成第二器件区域的沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第二器件区域剩余的第二应力层。
7.如权利要求1或4所述的制造方法，其特征在于，所述方法还包括：
刻蚀第一器件区域的部分第一应力层以及第二器件区域的部分第二应力层，直至暴露出底部的半导体衬底，以形成沟槽；
利用自对准工艺在所述沟槽中形成硅化物；
去除第一器件区域剩余的第一应力层和第二器件区域剩余的第二应力层。
8.如权利要求1所述的制造方法，其特征在于，在所述第一器件区域的全表面上覆盖平坦化的第一应力层，在第二器件区域的全表面上覆盖与第一应力层齐平的第二应力层的步骤包括:
在所述半导体衬底的全表面上覆盖第一应力层；
平坦化所述第一应力层至覆盖栅极结构顶部一定厚度；
保留第一器件区域的第一应力层，并去除第二器件区域的第一应力层；
在所述半导体衬底的全表面上覆盖第二应力层；
平坦化所述第二应力层至暴露出第一应力层顶部。
9.如权利要求1所述的制造方法，其特征在于，所述第一器件区域为NMOS，所述第二器件区域为PMOS，第一应力层为具有拉应力的氮化硅或碳化硅；第二应力层为具有压应力的氧化硅或碲化锗。
10.如权利要求1所述的制造方法，其特征在于，所述第二应力层采用HARP沉积工艺形成。
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