CN101216992A - 一种电力系统数据传输装置 - Google Patents
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Abstract
本发明公开了一种电力系统数据传输装置，包括一个主通信部分和若干个结构相同的从通信部分组成的传输网络；主通信部分包括一个同步数据发送模块及与其双向信号连接的DSP处理器，同步数据发送模块的输入连接多个A/D采集器的信号输出线和数据线；输出连接到发送差分模块，发送差分模块分为时钟差分发送电路和数据差分发送电路。从通信部分包括一个同步数据接收模块及与其双向信号连接的ARM处理器，同步数据接收模块的输入连接接收差分模块，接收差分模块分为时钟差分接收电路和数据差分接收电路；时钟差分接收电路通过时钟线连接时钟差分发送电路；数据差分接收电路通过数据线连接数据差分发送电路。
Description
技术领域
本发明涉及一种电力系统控制数据的传输装置。
背景技术
目前，数字通信方式多种多样，我们常用的通信接口有IIC，SPI，RS-485等，其中IIC总线的优点是接线少，只用两根线就能完成数据的同步传送，但受制于总线电容最大允许是400pF的限制，其最大的传输线距离为10ft(1ft＝0.3408m)，在高速传送模式下其传输速率能达到3.4Mbit/s；SPI虽然是一种高速(3Mbit/s)、全双工和同步的通信总线，但是其采用的也是单端传送，有效传输距离与采用差分方式传送数据时相比较短；RS485虽然采用了差分传送的方式传输数据，抗共膜干扰能力和抗噪性大大增强，传输速率也可以达到10Mbit/s，最大传输距离可达3Km；但是RS485属于异步数据传输，以字符为单位进行传输，没有同步数据传输的效率高；分析可知上述通信总线都存在各自的不足。
高压直流输电系统中，我们采用无功补偿装置对系统的无功进行补偿，在控制策略的实施过程中我们有大量的数据需要处理，不同控制单元关注的具体数据及采用的计算方法也不尽相同，如果这些计算都用同一个单元的MCU进行计算的话，当计算量比较大时势必带来系统数据传输的问题，由此带来基于计算结果与各开关输入量进行的逻辑判断和控制策略的实施不能及时有效进行，为系统安全、可靠、经济运行带来隐患。
发明内容
本发明要解决的技术问题是提供一种抗共膜干扰能力和抗噪性强，从而增加数据的有效传送距离，同时组网方便的电力系统数据传输装置。
为达到以上目的，本发明是采取如下技术方案予以实现的：
一种电力系统数据传输装置，包括一个主通信部分和若干个结构相同的从通信部分组成的传输网络；所述的主通信部分包括一个同步数据发送模块及与其双向信号连接的DSP处理器，所述的同步数据发送模块的输入连接多个A/D采集器的信号输出线和数据线，A/D采集器的输入连接模拟信号；同步数据发送模块的输出连接到A/D采集器的信号输入线和发送差分模块，发送差分模块分为时钟差分发送电路和数据差分发送电路；所述的从通信部分包括一个同步数据接收模块及与其双向信号连接的ARM处理器，所述的同步数据接收模块的输入连接接收差分模块，接收差分模块分为时钟差分接收电路和数据差分接收电路；时钟差分接收电路通过时钟线连接主通信部分的时钟差分发送电路；数据差分接收电路通过数据线连接主通信部分的数据差分发送电路。
上述方案中，发送差分模块的时钟差分发送电路和数据差分发送电路的输出均可设置有第一电阻匹配电路；接收差分模块的时钟差分接收电路和数据差分接收电路的输入均可相应设置有第二电阻匹配电路；时钟差分发送电路与时钟差分接收电路是通过第一电阻匹配电路和第二电阻匹配电路由时钟线连接起来；数据差分发送电路与数据差分接收电路也是通过第一电阻匹配电路和第二电阻匹配电路由数据线连接起来。
所述的同步数据发送模块包括接有晶振时钟输出的时钟锁相环，其输出分别连接A/D时序管理模块和总线传送速率选择模块；总线传送速率选择模块的输出连接同步时序发送模块；A/D时序管理模块与多个A/D采集器双向信号连接；A/D时序管理模块的输出与第一数据缓冲池和第二数据缓冲池的输入相连接；第一数据缓冲池与第二数据缓冲池通过双向数据总线与各A/D采集器连接，第一数据缓冲池同时与DSP处理器双向信号连接；第二数据缓冲池的输出通过一个发送启动检测模块连接同步时序发送模块，同步时序发送模块的输出分别连接发送差分模块的时钟差分发送电路、并串转换模块、发送结束检测复位模块；并串转换模块与第二数据缓冲池双向信号连接，并串转换模块的输出连接至发送差分模块的数据差分发送电路；发送结束检测复位模块的输出连接第二数据缓冲池和并串转换模块。
所述的同步数据接收模块包括与接收差分模块输出连接的接收管理模块和同步时序检测模块，同步时序检测模块的输出连接接收管理模块，接接收管理模块的输出分别连接一个串并转换模块、一个接收结束检测复位模块；串并转换模块与一个第三数据缓冲池双向信号连接；第三数据缓冲池的输出连接接收管理模块；接收结束检测复位模块的输出连接同步时序检测模块、串并转换模块和第三数据缓冲池；其中接收管理模块和第三数据缓冲池通过双向信号线与ARM处理器连接。
本发明发送差分模块的输出和接收差分模块的输入设置电阻匹配电路所带来的技术效果是发送差分模块输出端的第一电阻匹配电路是为了与线路自身的阻抗进行阻抗匹配；而接收差分模块输入端的第二电阻匹配电路除了产生接收差分模块输入端所需要的电压信号外，还可以增加电路的噪声容限。
本发明同步数据发送模块和同步数据接收模块可采用FPGA实现，能够充分发挥FPGA并行数据处理能力强的特点，保证数据的快速传输。同步数据发送模块的时钟管理有FPGA自身的锁相环实现，能够为系统工作提供精确和可选不同速率的时钟。数据缓冲池采用FPGA内部RAM实现，深度和位宽调整非常方便。各主要模块集成在FPGA内，系统工作稳定性和抗干扰性有显著增强。
本发明与现有数据传输装置相比采用了差分传送结合同步通信的方式，使得两者的优点结合起来，且通信协议简洁，这样就可以保证通信传输效率高，传输速率快，抗共膜干扰能力强，抗噪性好，传送距离远，系统功耗低，组网方便，配置灵活。
附图说明
图1是本发明的结构示意图。
图2是本发明装置的组网示意图。
图3是图1中的同步数据发送模块的原理框图。
图4是图1中的同步数据接收模块的原理框图。
图5是图3中同步时序发送模块的实现原理图。
图6是图4中同步时序检测模块的实现原理图。
图7是本发明装置中时钟和数据线同步通信的位传输时序图。其中图7a为位传输时间约束规则时序图；图7b为位传输起始和终止时序要求图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细说明。
如图1、图2所示，一种电力系统数据传输装置，包括一个主通信部分和若干个结构相同的从通信部分组成的传输网络；主通信部分包括一个同步数据发送模块及与其双向信号连接的DSP处理器，同步数据发送模块的输入连接三个A/D采集器(可扩展为N个，N＞3)的信号输出线和数据线，，每个A/D采集器的输入连接模拟信号；同步数据发送模块的输出连接到A/D采集器的信号输入线和发送差分模块，发送差分模块分为时钟差分发送电路CLK_Driver和数据差分发送电路DATA_Driver。
从通信部分包括一个同步数据接收模块及与其双向信号连接的ARM处理器，同步数据接收模块的输入连接接收差分模块，接收差分模块分为时钟差分接收电路CLK_Receiver和数据差分接收电路DATA_Receiver；CLK_Receiver的输入通过时钟线连接主通信部分的CLK_Driver输出；DATA_Receiver的输入通过数据线连接主通信部分的DATA_Driver输出。其中，发送差分模块的时钟差分发送电路CLK_Driver和数据差分发送电路DATA_Driver的输出均设置有第一电阻匹配电路；接收差分模块的时钟差分接收电路CLK_Receiver和数据差分接收电路DATA_Receiver的输入均设置有第二电阻匹配电路。时钟差分发送电路与时钟差分接收电路是通过第一电阻匹配电路和第二电阻匹配电路由时钟线连接起来；数据差分发送电路与数据差分接收电路也是通过第一电阻匹配电路和第二电阻匹配电路由数据线连接起来。
上述数据通信装置的数据流向为：同步数据发送模块控制A/D进行定时启动，并采集数据，数据采集完毕打包好后送给主通信部分的DSP，同时将另一打包好的数据以差分同步的方式送出到从通信部分的同步数据接收模块，同步数据接收模块接收完毕如果校验发现数据接收无误则把数据送给从通信部分的ARM。
如图3所示，是图1中关于同步数据发送模块的原理框图，各部分为：时钟锁相环，总线传送速率选择模块，A/D时序管理模块，第一数据缓冲池，第二数据缓冲池，发送启动检测模块，同步时序发送模块，并串转换模块，发送结束检测复位模块。
时钟锁相环的输入接有源晶振的时钟输出，其输出为各种不同频率的同步时钟，分别连接A/D时序管理模块的输入和总线传送速率选择模块的输入为其提供各自的工作时钟；总线传送速率选择模块的输入连接时钟锁相环的输出时钟和总线速率选择跳线，总线传送速率选择模块的输出连接同步时序发送模块的输入，通过跳线可以选择相应频率的时钟送给同步时序发送模块，从而改变同步数据传输的速率；A/D时序管理模块的时钟输入接时钟锁相环的时钟输出，其通过四条输出线和一条输入线与A/D采集器相连， 四条输出线中的两条用来分别控制A/D的复位、启动，一条输入线用来检测A/D采集器数据转换是否完成，当数据转换完成条件满足后，四条输出线中的另外两条用于发送片选和读请求从而将A/D采集器转换好的数据送到第一数据缓冲池和第二数据缓冲池，A/D时序管理模块同时还有一路输出信号与第一数据缓冲池和第二数据缓冲池的输入相连接，用于配合发送给A/D采集器的时序从而将A/D采集器转换好的数据正确的送到第一数据缓冲池和第二数据缓冲池中；第一数据缓冲池通过16位双向数据总线与A/D采集器相连接，其输入时序来自A/D时序管理模块的输出时序，在A/D时序管理模块的输出时序的控制下通过双向数据线接收来自A/D采集器转换好的数据，当完成一次数据接收后，以中断的方式通知主通信部分的DSP将数据读走，当DSP读取数据完毕后，第一数据缓冲池又为下一次数据的采集做好准备；第二数据缓冲池的输入有来自A/D时序管理模块的输出时序和并串转换模块的输出时序，连接到第二数据缓冲池的数据总线有两组，分别为通过双向数据总线与A/D采集器连接和输出数据总线与并串转换模块的数据输入总线相连接，该模块完成的功能是在A/D时序管理模块的输出时序的控制下将A/D采集器转换好的数据写入，同时在并串转换模块输出时序的控制下将并行数据送到并串转换模块的输入端，当然这里的读写不是同时进行，而是在时钟的控制下分时进行；发送启动检测模块的输入与第二数据缓冲池的输出连接，其输出与同步时序发送模块的输入连接，该模块完成的功能是，当检测到输入时序满足发送要求时，送给同步时序发送模块一个启动发生同步时序的信号；同步时序发送模块的输入分别连接总线传送速率选择模块和发送启动检测模块的输出，该模块的输出分别与并串转换模块的串行时钟输入、发送结束检测复位模块的复位条件检测输入端、发送差分模块的数据输入端相连，同步时序发送模块主要完成的功能是：当检测到发送启动检测模块送来的启动信号后产生两路同步同频时钟，一路送到发送差分模块的时钟输入端，用于产生数据同步传输的同步时钟，一路时钟送给并串转换模块用来实现并行数据到串行数据的转换；发送结束检测复位模块的输入端检测到同步时序发送模块的输出端送来的传送结束的信号后产生一复位信号分别送给第二数据缓冲池、同步数据发送模块、并串转换模块对其进行复位，为下一次的数据采集和产生同步时序做好准备；发送差分模块的时钟输入端与同步时序发送模块的同步时序输出端相连，数据输入端与并串转换模块的串行数据输出端相连，其中时钟和数据在设计上保持严格的同步，输入时钟和数据信号通过发送差分模块转换为差分信号后送出到从通信部分接收差分模块的时钟差分、数据差分电路的输入端。
如图4所示，是图1中关于同步数据接收模块的原理框图，组成的各部分为：同步时序检测模块，串并转换模块，第三数据缓冲池，接收管理模块，接收结束检测复位模块。
接收差分模块的输入端接收到从主通信部分传送过来的差分时钟和数据信号后，通过时钟和数据接收器将差分信号转换为单端数据后与同步时序检测模块的输入端相连接；同步时序检测模块的输入端检测同步时钟和数据输入信号，当发现数据有效传输后，产生一启动接收信号通过输出端与接收管理模块的输入端相连，当数据传输完毕时产生一终止信号与接收管理模块的输入端相连；接收管理模块的两个输入端同时还与差分接收模块的时钟和数据输出端相连接，当与同步时序检测模块连接的输入端检测到启动传输有效时将从差分接收模块送过来的时钟和数据信号通过与串并转换模块两个输入端相连接的输出端送到串并转换模块，我们看到该模块的一个输入端与第三数据缓冲池的一个输出端相连接，用于检测第三数据缓冲池是否写满和读空，当检测到数据写满后则通过与ARM的连接以中断方式通知ARM读取第三数据缓冲池中的数据，当检测到第三数据缓冲池中的数据读空时，则通过与接收结束检测复位模块的输入端相连接的数据线发送一复位有效信号给接收结束检测复位模块；串并转换模块的输入端与接收管理模块的时钟和数据输出端相连接，用于在启动接收数据后在同步时钟的控制下将串行同步数据转换为并行数据后送出到数据输出端，其数据输出端与第三数据缓冲池的数据输入端相连接，该模块的写第三数据缓冲池的时钟的输出端与第三数据缓冲池的写时钟输入端相连接；第三数据缓冲池的在写时钟输入的控制下将串并转换模块送过来的并行数据写入缓冲池，当发现写满或ARM读空时则通过与接收管理模块输入端相连接的输出端通知接收管理模块；接收结束检测复位模块的输入端与接收管理模块的复位有效信号输出端相连接，当检测到复位有效后产生一复位脉冲用来复位与其输出端相连接的同步时序检测模块、串并转换模块、第三数据缓冲池，为下一次的接收做好准备。
如图5所示，为图3中同步时序发送模块的实现原理图，该模块功能用VHDL编程实现，该图为经过Quartus II编译器综合后得到的原理图。其中输入RESET对应发送结束检测复位模块输出到同步时序发送模块的复位端，WRFULL对应发送启动检测模块输出与同步时序模块的连线，满足条件时用来启动产生同步时序信号，LVDS_ST_CLK对应同步时序发送模块输出到发送差分模块时钟输入端的连线，T_SP_CLK对应同步时序发送模块输出到并串转换模块的串行时钟输入端的连线，END_RESET对应同步时序发送模块输出到发送结束检测复位模块输入端的连线，其中CLK128M和CLK16M为系统工作时钟。同步时序发送模块对应的工作原理，已经在阐述同步数据发送模块的工作原理时进行了说明。
图6是图4中同步时序检测模块的实现原理图。该模块功能用VHDL编程实现，该图为经过QuartusII编译器综合后得到的原理图。其中LVDS_RS_CLK和LVDS_RS_DATA分别对应与接收差分模块输出端相连接的同步时序检测模块的时钟和数据输入端，START_EN对应同步时序检测模块输出到接收管理模块的输出端，用来给接收管理模块发送一接收启动信号；END_EN对应同步时序检测模块输出到接收管理模块的输出端，用来给接收管理模块发送一传输终止信号来停止数据的传送。同步时序检测模块的工作原理已经在阐述同步数据接收模块的工作原理时进行了说明。
图7所示为本发明装置中时钟和数据线同步通信的位传输时序图。需要说明的是，时序图表示的是经过发送差分模块前和经过接收差分模块后的时钟和数据线上的TTL电平标准信号的传输时序图。其中图7a为位传输时间约束规则时序图，传送过程中的基本要求是数据有效期T2大于时钟正有效期T1，数据的变更期T3应小于时钟负有效期T4。这样在时钟每个上升沿或下降沿均能准保数据正确采集；图7b为位传输起始和终止的时序要求图，从图中我们可以得出当时钟信号为高电平期间，如果数据线上产生一个下降沿，则认为发送启动，如果时钟信号为高电平期间，数据线上产生一个上降沿，则认为发送终止。
Claims (4)
1.一种电力系统数据传输装置，其特征是，包括一个主通信部分和若干个结构相同的从通信部分组成的传输网络；所述的主通信部分包括一个同步数据发送模块及与其双向信号连接的DSP处理器，所述的同步数据发送模块的输入连接多个A/D采集器的信号输出线和数据线，A/D采集器的输入连接模拟信号，同步数据发送模块的输出连接到A/D采集器的信号输入线和发送差分模块，发送差分模块分为时钟差分发送电路和数据差分发送电路；所述的从通信部分包括一个同步数据接收模块及与其双向信号连接的ARM处理器，所述的同步数据接收模块的输入连接接收差分模块，接收差分模块分为时钟差分接收电路和数据差分接收电路；时钟差分接收电路通过时钟线连接主通信部分的时钟差分发送电路；数据差分接收电路通过数据线连接主通信部分的数据差分发送电路。
2.根据权利要求1所述的所述的电力系统数据传输装置，其特征是，所述发送差分模块的时钟差分发送电路和数据差分发送电路的输出均设置有第一电阻匹配电路；接收差分模块的时钟差分接收电路和数据差分接收电路的输入均设置有第二电阻匹配电路；时钟差分发送电路与时钟差分接收电路是通过第一电阻匹配电路和第二电阻匹配电路由时钟线连接起来；数据差分发送电路与数据差分接收电路也是通过第一电阻匹配电路和第二电阻匹配电路由数据线连接起来。
3.根据权利要求1或2所述的所述的电力系统数据传输装置，其特征是，所述的同步数据发送模块包括接有晶振时钟输出的时钟锁相环，其输出分别连接A/D时序管理模块和总线传送速率选择模块；总线传送速率选择模块的输出连接同步时序发送模块；A/D时序管理模块与多个A/D采集器双向信号连接；A/D时序管理模块的输出与第一数据缓冲池和第二数据缓冲池的输入相连接；第一数据缓冲池与第二数据缓冲池通过双向数据总线与各A/D采集器连接，第一数据缓冲池同时与DSP处理器双向信号连接；第二数据缓冲池的输出通过一个发送启动检测模块连接同步时序发送模块，同步时序发送模块的输出分别连接发送差分模块的时钟差分发送电路、并串转换模块、发送结束检测复位模块；并串转换模块与第二数据缓冲池双向信号连接，并串转换模块的输出连接至发送差分模块的数据差分发送电路；发送结束检测复位模块的输出连接第二数据缓冲池、同步时序发送模块和并串转换模块。
4.根据权利要求1或2所述的所述的电力系统数据传输装置，其特征是，所述的同步数据接收模块包括与接收差分模块输出连接的接收管理模块和同步时序检测模块，同步时序检测模块的输出连接接收管理模块，接接收管理模块的输出分别连接一个串并转换模块、一个接收结束检测复位模块；串并转换模块与一个第三数据缓冲池双向信号连接；第三数据缓冲池的输出连接接收管理模块；接收结束检测复位模块的输出连接同步时序检测模块、串并转换模块和第三数据缓冲池；其中接收管理模块和第三数据缓冲池通过双向信号线与ARM处理器连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: WEST CHINA ELECTRIC POWER CO. Free format text: FORMER OWNER: XI'AN ELECTRIC MANUFACTURING CORP. Effective date: 20080905 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20080905 Address after: Shaanxi province Xi'an City West High Tang Hing Road No. 7 post encoding: 710075 Applicant after: China XD Electronic Corporation Address before: No. 29 North Road, Shaanxi post encoding Fengdeng city in Xi'an Province: 710077 Applicant before: Xi'an Electric Manufacturing Corp. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Assignee: Xi'an XD Automated Control System Co., Ltd. Assignor: China XD Electronic Corporation Contract record no.: 2011610000095 Denomination of invention: Power system data transmission device Granted publication date: 20090819 License type: Exclusive License Open date: 20080709 Record date: 20110712 |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20190104 |
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| CF01 | Termination of patent right due to non-payment of annual fee |