CN101207455A - 同步帧检错、纠错方法和装置 - Google Patents

Abstract

本发明实施例的同步帧检错和纠错方法，需要先由发送端根据自身同步帧序列的帧结构得到发送端信息序列，并根据发送端信息序列和生成多项式得到发送端校验序列，再由接收端得到与校验序列相关的接收端信息序列。检错时，接收端根据所述接收端信息序列和所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传输正确性；纠错时，接收端根据所述接收端信息序列得到伴随序列，根据该伴随序列得到错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。本发明实施例还公开了同步帧检错和纠错的装置。本发明实施例的同步帧检错、纠错的方法和装置，能分别实现同步帧检错、纠错，提高了用户满意度。

Description

同步帧检错、纠错方法和装置

技术领域

本发明涉及通信内容的检错、纠错技术，具体涉及同步帧检错、纠错方法和装置。

背景技术

在目前所应用的同步技术中，发送方要向接收方发送包含同步帧和数据帧的超帧，该超帧的结构如图1所示。图1中，发送方发射的用于同步的每个同步帧信号包含两部分，第一部分为一个固定的m-bit的固定同步序列(Sync)；第二部分为一个n-bit的递减索引号(Index)。所述Index的递减方式通常为：上一帧的索引号为x，则下一帧索引号为x-1；当Index递减到0时，后面紧跟的为数据帧。

接收方首先根据m-bit的Sync找到同步帧的帧头，然后判断当前的Index值是否为0，如果为0，则把后面的内容解释为数据帧；否则，继续接收帧结构中的内容，直到Index减为0时开始接收数据帧。

上述操作方式明显存在以下缺点：

目前还没有针对同步帧的检错、纠错等错误处理方案，因此对同步帧的信号保护不够。在通信中，尤其是无线通信中，由于信道的快速多变，误码是很普遍的现象；因此，如果n-bit的Index中任一比特发生错误，都会导致接收方的同步错误。这将导致接收方对数据帧的起始位置判断错误，进而错误地接收数据帧；这也会导致用户满意度的明显降低。

发明内容

有鉴于此，本发明实施例的一个目的在于提供一种同步帧的检错方法和装置，以便检测来自发送端的同步帧的正确性，提高用户满意度。

本发明实施例的另一个目的在于提供一种同步帧的纠错方法和装置，以对来自发送端的同步帧进行纠错，提高用户满意度。

为达到上述目的，本发明实施例的技术方案是这样实现的：

本发明实施例公开了一种同步帧检错方法，该方法包括：

发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；

接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列和所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传输正确性。

本发明实施例还公开了一种同步帧检错装置，该装置包括与校验序列的比特数相同的乘法器、异或器和寄存器；

其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器的输出端分别通过所述乘法器中的一个乘法器与每个异或器的输入端相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数。

本发明实施例还公开了一种实现同步帧检错的发送端设备，该设备包括与校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的数据发射通道；

其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；

所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值发送给所述数据发射通道；

所述数据发射通道，用于将来自所有寄存器的值作为发送端校验序列发送给接收端。

本发明实施例还公开了一种实现同步帧检错的接收端设备，该设备包括与校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的检错比较器；

其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；

所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值作为发送端校验序列发送给检错比较器；

所述检错比较器，用于根据来自发送端的发送端校验序列与收到的所述接收端校验序列确定同步帧传输的正确性。

本发明实施例还公开了一种同步帧纠错方法，该方法包括：

发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；

接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列得到伴随序列，根据该伴随序列得到错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。

本发明实施例还公开了一种同步帧纠错装置，该装置包括通过异或器相连的用于存储发送端信息序列的寄存器以及用于存储伴随序列的寄存器，还包括与存储伴随序列的所述寄存器通过加法器、纠错比较器相连的用于存储错误样式的寄存器，还包括与存储错误样式的所述寄存器相连的异或器；

其中，存储发送端信息序列的所述寄存器，用于将自身存储的发送端信息序列发送给相连的异或器，以生成伴随序列；

存储伴随序列的所述寄存器，用于保存相连的异或器发来的伴随序列，并将存储的伴随序列发送给加法器、纠错比较器，以生成错误样式；

存储错误样式的所述寄存器，用于保存相连的纠错比较器发来的错误样式，并将存储的错误样式发送给相连的异或器，以生成纠错结果。

与现有技术相比，本发明实施例所提供的的同步帧检错、纠错的方法和装置，能分别实现同步帧检错、纠错，提高了用户满意度。

附图说明

图1为现有技术的超帧结构图；

图2为本发明实施例的超帧结构图；

图3为本发明实施例的同步帧检错流程图；

图4为实现图3所示流程的装置及原理示意图；

图5为本发明实施例的同步帧纠错流程图；

图6为实现图5所示流程的装置及原理示意图。

具体实施方式

下面结合附图及具体实施例对本发明详细说明。

本发明实施例所提供的同步帧检错方法包括：发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列和所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传输正确性。

本发明实施例所提供的同步帧检错装置包括与校验序列的比特数相同的乘法器、异或器和寄存器；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器的输出端分别通过所述乘法器中的一个乘法器与每个异或器的输入端相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数。

本发明实施例所提供的实现同步帧检错的发送端设备包括与校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的数据发射通道；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值发送给所述数据发射通道；所述数据发射通道，用于将来自所有寄存器的值作为发送端校验序列发送给接收端。

本发明实施例所提供的实现同步帧检错的接收端设备包括与校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的检错比较器；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值作为发送端校验序列发送给检错比较器；所述检错比较器，用于根据来自发送端的发送端校验序列与收到的所述接收端校验序列确定同步帧传输的正确性。

本发明实施例所提供的同步帧纠错方法包括：发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列得到伴随序列，根据该伴随序列得到错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。

本发明实施例所提供的同步帧纠错装置包括通过异或器相连的用于存储发送端信息序列的寄存器以及用于存储伴随序列的寄存器，还包括与存储伴随序列的所述寄存器通过加法器、纠错比较器相连的用于存储错误样式的寄存器，还包括与存储错误样式的所述寄存器相连的异或器；其中，存储发送端信息序列的所述寄存器，用于将自身存储的发送端信息序列发送给相连的异或器，以生成伴随序列；存储伴随序列的所述寄存器，用于保存相连的异或器发来的伴随序列，并将存储的伴随序列发送给加法器、纠错比较器，以生成错误样式；存储错误样式的所述寄存器，用于保存相连的纠错比较器发来的错误样式，并将存储的错误样式发送给相连的异或器，以生成纠错结果。

参见图2，图2为本发明实施例的超帧结构图。图2中，超帧由包含不同Index的同步帧序列组成，每个同步帧序列包含四部分，第一部分是一个固定的a-bit的同步帧序列(Sync Sequence)；第二部分是一个b-bit的数据帧长度；第三部分是一个c-bit的递减Index；第四部分是一个d-bit的校验序列(Parity)。所述Index的递减方式通常为：上一帧的索引号为x，则下一帧索引号为x-1；当Index递减到0时，后面紧跟的为数据帧。

由图2可见，本发明实施例在超帧中添加了新的数据结构：数据帧长度、Parity。

其中，数据帧长度用于表明当前超帧中所包含的数据帧的长度。这样，当接收端收到超帧时，就可以读取其中的数据帧长度，以获知接收该超帧中所包含的数据帧要花费多少时间。这样做的好处是：接收端在获知接收数据帧所要花费的时间后，可以根据该时间灵活确定在接收数据帧时所需要的静默期(Quiet Period)。相比较而言，现有技术只支持接收方按最大数据帧长度进行相应的静默期安排；这明显会造成时间和资源的浪费，因而影响系统正在进行的通信操作。

另外，每个同步帧中的Parity都是根据该同步帧序列的帧结构生成的，用于对Parity所在的同步帧进行检错。

在实际应用中，数据帧长度和Parity的比特数无须限制，并且可以随意设置于同步帧序列的帧结构中的任意位置，只要接收端能够顺利获取即可。并且，除了数据帧长度和Parity以外，还可以在同步帧序列的帧结构中设置其它数据结构。

对同步帧完成了如图2所示的设置后，就可以进行检错过程了，具体的检错过程如图3所示。参见图3，图3为本发明实施例的同步帧检错流程图，该流程包括以下步骤：

步骤310：发送端根据自身同步帧序列的帧结构得到发送端信息序列。

具体而言，除了Parity以外，同步帧序列的帧结构中包括Sync Sequence、数据帧长度、Index数据结构，因此可以利用Sync Sequence、数据帧长度、Index中的一个或多个得到发送端信息序列。

假设发送端根据自身同步帧序列的帧结构中包含的Sync Sequence、数据帧长度和Index得到发送端信息序列，则该发送端信息序列的取值可以表示为：

u(x)＝u₀x^a+b+c-1+u₁x^a+b+c-2+u₂x^a+b+c-3+…u_a+b+c-2x+u_a+b+c-1；

上式中的u₀、u₁等均为信息多项式系数；其中，u₀是对应Sync Sequene最左边的bit，u₁对应从左数Sync Sequene第二个bit，依次往后，u_a-1对应Sync Sequene最右边的bit，u_a对应Quiet Period序列最左边的bit，u_a+b+c-1对应Index序列最右边的bit。

步骤320：发送端根据发送端信息序列和生成多项式得到发送端校验序列。

具体而言，所述生成多项式是依校验序列的比特长度既定的多项式，表示为：

g(x)＝g₀x^p+g₁x^p-1+g₂x^p-2+…g_p-1x+g_p；

其中，g₀、g₁等均为生成多项式系数；p为校验序列的比特长度。

发送端根据信息序列和生成多项式得到的发送端校验序列表示为：

p(x)＝[u(x)x^p]％g(x)；

得到发送端校验序列后，发送端就可以将得到的发送端校验序列加入Parity所在的数据结构中，并将加入了发送端校验序列的同步帧发送给接收端。

在以上所述操作中，所采用的g(x)可以为任意的生成多项式，一般选用本原多项式。当由于不同的同步帧长度限制而带来了的不同Parity长度要求时，可以采用对应长度的本原多项式。例如，所要求的Parity长度为10时，可以将x¹⁰+x³+1作为生成多项式。

需要说明的是：在实际应用中，发送端还可以根据自身同步帧序列的帧结构中包含的其它数据结构得到发送端信息序列，如：根据数据帧长度和Index得到发送端信息序列：u(x)＝u₀x^b+c-1+u₁x^b+c-2+u₂x^b+c-3+…u_b+c-2x+u_b+c-1。

步骤330：接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列。

具体而言，接收端所收到的同步帧中包含Sync Sequence、数据帧长度、Index和Parity。由于发送端是根据Sync Sequence、数据帧长度和Index得到的发送端信息序列，因此可以认为Sync Sequence、数据帧长度和Index是与校验序列相关的信息序列内容。基于此，接收端需要从收到的同步帧中获取与校验序列相关的信息序列内容：Sync Sequence、数据帧长度和Index，并根据获取的Sync Sequence、数据帧长度和Index得到接收端信息序列。得到接收端信息序列的方法与前述的得到发送端信息序列的方法相同。

需要说明的是：为了保证检错过程能够顺利进行，需要预先在发送端和接收端设置与校验序列相关的信息序列内容。

步骤340：接收端根据接收端信息序列和生成多项式得到接收端校验序列。本步骤操作方法与步骤320的操作方法基本相同。

步骤350：接收端根据接收端校验序列和来自发送端的发送端校验序列确定同步帧传输正确性。

具体而言，接收端可以从来自发送端的所述同步帧中获取发送端校验序列，并比较获取的发送端校验序列与得到的所述接收端校验序列是否相同，如果相同，接收端确定同步帧传输正确；否则，接收端确定同步帧传输错误。

当确定同步帧传输正确时，接收端还可以进一步获取该同步帧中的Index，并根据Index的递减特性确定Index的取值何时递减到0，以便在Index的取值递减到0时接收紧随其后的数据帧；并且，接收端还可以进一步获取所述同步帧中的数据帧长度，并根据获取的数据帧长度确定接收数据帧时所需要的时长。

当确定同步帧传输错误时，接收端可以不对目前收到的同步帧进行处理，而是继续接收下一个同步帧，并根据收到的同步帧进行检错。这时，接收端所进行的具体检错方法由步骤330至步骤350构成。

为了顺利完成图3所示流程，需要设置如图4所示的装置。参见图4，图4为实现图3所示流程的装置及原理示意图。

图4所示的检错装置可以设置于发送端，也可以设置于接收端；该检错装置包括与校验序列的比特数相同数量的乘法器、异或器和寄存器。其中，异或器与寄存器的连接方式为间隔串联，即：位于头端的第一异或器的输出端与寄存器0的输入端相连，寄存器0的输出端与第二异或器的输入端相连，第二异或器的输出端与寄存器1的输入端相连……以此类推，直到位于末端的异或器的输出端与位于末端的寄存器的输入端相连。

再有，位于末端的寄存器的输出端分别通过一个乘法器与每个异或器的输入端相连；可以将与位于头端的异或器相连的乘法器称为头端乘法器，将与位于末端的异或器相连的乘法器称为末端乘法器。从头端乘法器到末端乘法器的各乘法器中，分别设置有g₀、g₁……g_n-k-1等生成多项式系数。

在实际应用时，通常需要先将所有寄存器清0，再从位于头端的异或器依次输入得到的信息序列(如果检错装置位于发送端，该信息序列是发送端信息序列；如果检错装置位于接收端，该信息序列是接收端信息序列)u₀，u₁…，u_k-1；其中，根据信息序列内容的不同，k的取值也可能不同，如：k＝a+b+c或者k＝b+c。

每输入一个信息序列时，各寄存器都会得到一个值；并且，位于末端的寄存器会将得到的值发送给各乘法器，由各乘法器用自身被设置的生成多项式系数与来自寄存器的值相乘，再将乘积发送给相连的异或器，以便异或器在下次收到生成多项式系数时一并根据收到的所述乘积进行异或运算。

当针对最后输入的信息序列完成计算时，各寄存器中均会最终得到一个值，由所有寄存器中的值所组成的序列就是校验序列。如果检错装置位于发送端，各寄存器则将得到的值发送给相连的数据发射通道，由数据发射通道将来自所有寄存器的值作为发送端校验序列发送给接收端。如果检错装置位于接收端，各寄存器则将得到的值发送给相连的检错比较器，由该检错比较器将来自发送端的发送端校验序列与来自所述寄存器的接收端校验序列进行比较，以确定同步帧传输的正确性。

具体而言，所述检错比较器判断所述发送端校验序列与所述接收端校验序列是否相同，如果相同，检错比较器确定同步帧传输正确；否则，检错比较器确定同步帧传输错误。

另外，所述检错比较器还可以进一步与数据接收单元相连，并在确定同步帧传输正确时通知数据接收单元；数据接收单元则获取正确传输的该同步帧中的Index和数据帧长度，根据获取的Index确定接收数据帧的时间，并根据获取的数据帧长度确定接收数据帧时所需要的时长，再根据确定的接收数据帧的时间以及所需时长接收数据帧。

在实际应用中，位于头端的异或器通常与所述数据接收单元相连，用于从该数据接收单元接收信息序列。

由以上所述可见，图3和图4中所描述的内容能够实现对同步帧进行检错，因而可以检测来自发送端的同步帧的正确性；并且，图2中还指示出了数据帧长度，有利于灵活确定在接收数据帧时所需要的时长。上述优点都能够有效提高用户满意度。

在实际应用中，除了可以对同步帧进行上述的检错以外，还可以对同步帧进行纠错。参见图5，图5为本发明实施例的同步帧纠错流程图，该流程包括以下步骤：

步骤510至步骤530：发送端根据自身同步帧序列的帧结构得到发送端信息序列，并根据发送端信息序列和生成多项式得到发送端校验序列；之后，发送端将得到的发送端校验序列加入Parity所在的数据结构中，并将加入了发送端校验序列的同步帧发送给接收端。

接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列。

步骤510至步骤530的具体操作方法与步骤310至步骤330的具体操作方法基本相同，但需要说明的是：在实际应用中，为了保证纠错质量，通常根据数据帧长度和Index得到发送端信息序列，该发送端信息序列的取值为：

u(x)＝u₀x^b+c-1+u₁x^b+c-2+u₂x^b+c-3+…u_b+c-2x+u_b+c-1；

其中，u₀对应数据帧长度最左边的bit，u₁对应从数据帧长度左数第二个bit，依次往后，u_b-1对应数据帧长度最右边的bit，u_b对应Index序列最左边的bit，u_b+c-1对应Index序列最右边的bit。

这种情况下的生成多项式则通常为：

g(x)＝x⁸+x⁷+x⁶+x⁴+1；

步骤540：接收端根据接收端信息序列得到伴随序列，并根据伴随序列得到错误样式。

具体而言，接收端得到伴随序列所依据的信息序列是与校验序列相关的。这里所说的“相关”与步骤330中所说的“相关”具有相同的含义。假设发送端根据数据帧长度和Index得到的发送端信息序列，那么可以设接收到的序列为 ${\stackrel{\→}{r}}^{\′}=(r_0^{\′},r_1^{\′}\·\·\·r_{b+c+p-1}^{\′}).$ 如果

的比特长度没有达到规定的比特长度，则需要对其进行扩展(扩展的方法通常是在的前N-(b+c+p)个比特填0)，使

具有如下表现形式：

$\stackrel{\→}{r}=(r_0,r_1,\·\·\·r_{N-1})=(\mathrm{0,0},\·\·\·0,r_0^{\′},r_1^{\′}\·\·{\·r}_{b+c+p+1}^{\′});$

当然，如果

的比特长度达到了规定的比特长度，则不需要对其进行扩展，并可将

作为

以进行后续处理。

接下来，根据

计算伴随序列 $\stackrel{\→}{s}=(s_0,s_1\·\·\·s_{N-1});$ 其中，每个s_i为某4个r_i1，r_i2，r_i3，r_i4的模2和。具体计算时，每次对

中的4个值进行模2和计算，得到中的一个值；如此计算N(N为达到规定比特长度的

比特长度)次，直至得到中的所有N个值。在实际应用中具体由中的哪四个值生成

中的一个值，是由既定规则决定的。

之后，根据得到的伴随序列计算错误样式 $\stackrel{\→}{e}=(e_0,e_1\·\·\·e_{N-1}).$

在计算时，需要先针对每个e_i确定一个索引集合A(i)＝{j₁，j₂，…j₄}；其中，每个j_x为H中某行的索引，该行的第i个元素为1。之后，判断s_j1，s_j2…，s_j4中是否有一半以上的比特数取值为1，如果是，则确定e_i＝1；否则，确定e_i＝0。

步骤550：接收端根据接收端信息序列和错误样式得到纠错结果。

具体而言，接收端将收到的

和计算得到的错误样式进行模2加，得到译码输出序列 $\stackrel{\→}{z}=(\stackrel{\→}{r}+\stackrel{\→}{e})\%2,$ 并将该译码输出序列作为纠错结果。

之后，接收端还可以进一步确定所述纠错结果的正确性。确定所述纠错结果正确性的具体操作方法通常为：接收端根据得到的

计算

并判断计算所得结果是否是一个全零序列，如果是，接收端确定纠错结果是正确的，针对同步帧进行的纠错已成功；否则，接收端确定纠错结果是错误的，针对同步帧进行的纠错失败。

为了顺利完成图5所示流程，需要在接收端设置如图6所示的装置。参见图6，图6为实现图5所示流程的装置及原理示意图，并且图6只是以包含15个比特为例进行阐述。

由图6可见，接收端收到的

所包含的各个比特(从r₀到r₁₄)被分别储存于不同的寄存器中。

通常，每次都由存有的某四个寄存器将自身存储的值发送给异或器，由该异或器将异或运算所得到的结果发送给寄存器，寄存器将收到的值作为s_i(i值为0到14)存储。这样的操作会并行进行15次，直到寄存器中已存储有所有

的值。

之后，每次都由存有

的某四个寄存器将自身存储的值发送给异或器，由该异或器将逻辑异或运算所得到的结果发送给纠错比较器；所述纠错比较器判断收到的值中是否有一半以上取值为1，并将判断结果发送给寄存器，寄存器将收到的值作为e_i(i值为0到14)存储。这样的操作会并行进行15次，直到寄存器中已存储有所有

的值。

接着，存有

的寄存器和存有

的寄存器将所存的值发送给异或器(图中未示出)，由该异或器对

和中具有相对应比特位的值进行异或运算(如：对r₀和e₀进行异或运算，对r₁和e₁进行异或运算……)，并将得到的运算结果作为纠错结果

发送给寄存器保存。

最后，还可以在每次都由存有的某四个寄存器将自身存储的值发送给异或器，由该异或器将异或运算所得到的结果发送给寄存器(可称为检验寄存器)，该寄存器将收到的值作为s_i’(可称为检验结果，其中的i值为0到14)存储。这样的操作会并行进行15次，直到存储完所有

的值。得到所有

的值之后，存有

的寄存器可以将存储的的值发送给检验比较器(图中未示出)，如果收到的所有值均为0，检验比较器确定针对同步帧进行的纠错已成功；否则，检验比较器确定针对同步帧进行的纠错失败。

由以上所述可见，图5和图6中所描述的内容能够实现对同步帧进行纠错，能够有效提高用户满意度。

综上所述，本发明实施例的同步帧检错、纠错的方法和装置，能分别实现同步帧检错、纠错，提高了用户满意度。

Claims (27)

1.一种同步帧检错方法，其特征在于，该方法包括：

发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；

接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列和所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传输正确性。

2.如权利要求1所述的方法，其特征在于，所述同步帧序列的帧结构中包含a比特长度的同步帧序列Sync Sequence、b比特长度的数据帧长度、c比特长度的索引号Index，发送端得到的所述发送端信息序列为：

u(x)＝u₀x^a+b+c-1+u₁x^a+b+c-2+u₂x^a+b+c-3+…u_a+b+c-2x+u_a+b+c-1；

其中，u为信息多项式系数。

3.如权利要求1所述的方法，其特征在于，所述生成多项式为g(x)，发送端得到的所述发送端校验序列为：

p(x)＝[u(x)x^p]％g(x)；

其中，u(x)为发送端信息序列。

4.如权利要求1所述的方法，其特征在于，所述同步帧序列的帧结构中与校验序列相关的内容为：a比特长度的同步帧序列Sync Sequence、b比特长度的数据帧长度以及c比特长度的Index；接收端得到的所述接收端信息序列为：

u(x)’＝u₀x^a+b+c-1+u₁x^a+b+c-2+u₂x^a+b+c-3+…u_a+b+c-2x+u_a+b+c-1；

其中，u为信息多项式系数。

5.如权利要求1所述的方法，其特征在于，所述生成多项式为g(x)，接收端得到的所述接收端校验序列为：

p(x)’＝[u(x)’x^p]％g(x)；

其中，u(x)’为发送端信息序列。

6.如权利要求3或5所述的方法，其特征在于，所述生成多项式g(x)为：

g(x)＝g₀x^p+g₁x^p-1+g₂x^p-2+…g_p-1x+g_p；

其中，g为生成多项式系数；p为所述发送端校验序列的比特长度。

7.如权利要求1所述的方法，其特征在于，接收端确定所述同步帧传输正确性的方法为：

接收端比较所述发送端校验序列与所述接收端校验序列是否相同，如果相同，接收端确定同步帧传输正确；否则，接收端确定同步帧传输错误。

8.如权利要求1、2、3、4、5或7所述的方法，其特征在于：

当接收端确定所述同步帧传输正确性为同步帧传输正确时，接收端进一步获取正确传输的所述同步帧中的Index和数据帧长度；根据获取的所述Index确定接收数据帧的时间，并根据获取的所述数据帧长度确定接收数据帧时所需要的时长；

当接收端确定所述同步帧传输正确性为同步帧传输错误时，接收端进一步对收到的下一个同步帧进行检错。

9.一种同步帧检错装置，其特征在于，该装置包括与校验序列的比特数相同数量的乘法器、异或器和寄存器；

其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器的输出端分别通过所述乘法器中的一个乘法器与每个异或器的输入端相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数。

10.如权利要求9所述的装置，其特征在于，位于头端的所述异或器接收的是用以生成校验序列的信息序列，该信息序列由a比特长度的Sync Sequence、b比特长度的数据帧长度以及c比特长度的Index生成。

11.一种实现同步帧检错的发送端设备，其特征在于，该设备包括与校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的数据发射通道；

其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；

所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值发送给所述数据发射通道；

所述数据发射通道，用于将来自所有寄存器的值作为发送端校验序列发送给接收端。

12.一种实现同步帧检错的接收端设备，其特征在于，该设备包括与校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的检错比较器；

其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；

所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值作为发送端校验序列发送给检错比较器；

所述检错比较器，用于根据来自发送端的发送端校验序列与收到的所述接收端校验序列确定同步帧传输的正确性。

13.如权利要求12所述的设备，其特征在于，所述检错比较器进一步与数据接收单元相连，用于在确定同步帧传输正确时通知数据接收单元；

所述数据接收单元，用于获取正确传输的所述同步帧中的Index和数据帧长度，根据获取的Index确定接收数据帧的时间，并根据获取的数据帧长度确定接收数据帧时所需要的时长，再根据确定的接收数据帧的时间以及所需时长接收数据帧。

14.一种同步帧纠错方法，其特征在于，该方法包括：

发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；

接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列得到伴随序列，根据该伴随序列得到错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。

15.如权利要求14所述的方法，其特征在于，所述同步帧序列的帧结构中包含b比特长度的数据帧长度、c比特长度的Index，发送端得到的所述发送端信息序列为：

u(x)＝u₀x^b+c-1+u₁x^b+c-2+u₂x^b+c-3+…u_b+c-2x+u_b+c-1；

其中，u为信息多项式系数。

16.如权利要求14所述的方法，其特征在于，所述生成多项式为g(x)，发送端得到的所述发送端校验序列为：

p(x)＝[u(x)x^p]％g(x)；

其中，u(x)为发送端信息序列。

17.如权利要求16所述的方法，其特征在于，所述生成多项式g(x)为：

g(x)＝g₀x^p+g₁x^p-1+g₂x^p-2+…g_p-1x+g_p；

其中，g为生成多项式系数；p为所述发送端校验序列的比特长度；

常用的所述生成多项式为：g(x)＝x⁸+x⁷+x⁶+x⁴+1。

18.如权利要求14所述的方法，其特征在于，所述同步帧序列的帧结构中与校验序列相关的内容为：b比特长度的数据帧长度以及c比特长度的Index；接收端得到的所述接收端信息序列为：

$\stackrel{\→}{r}=u{\left(x\right)}^{,}=u_0{x}^{b+c-1}+u_1{x}^{b+c-2}+u_2{x}^{b+c-3}+\·\·\·u_{b+c-2}x+u_{b+c-1};$

其中，u为信息多项式系数。

19.如权利要求14所述的方法，其特征在于，所述伴随序列为 $\stackrel{\→}{s}=(s_0,s_1\·\·\·s_{N-1}),$ 接收端得到该伴随序列的方法为：

每次对

中的4个值进行模2和计算，得到

中的一个值；如此计算N次，直至得到

中的所有N个值；

其中，N为

所包含的比特数。

20.如权利要求18或19所述的方法，其特征在于，进一步对

进行扩展，使的比特长度得到规定的比特长度。

21.如权利要求14所述的方法，其特征在于，所述错误样式为 $\stackrel{\→}{e}=(e_0,e_1\·\·\·e_{N-1}),$ 接收端得到该错误样式的方法为：

针对每个e_i确定一个索引集合A(i)＝{j₁，j₂，…j₄}；其中，每个j_x为校验矩阵H中一行的索引，该行的第i个元素为1；

判断s_j1，s_j2…，s_j4中是否有一半以上的比特数取值为1，如果是，则确定e_i＝1；否则，确定e_i＝0。

22.如权利要求14所述的方法，其特征在于，接收端得到所述纠错结果的方法为：

接收端将所述接收端信息序列和计算得到的所述错误样式

进行模2加，将得到的 $\stackrel{\→}{z}=(\stackrel{\→}{r}+\stackrel{\→}{e})\%2$ 作为纠错结果。

23.如权利要求14、15、16、17、18、19、21或22所述的方法，其特征在于，进一步确定所述纠错结果的正确性。

24.如权利要求23所述的方法，其特征在于，确定所述纠错结果正确性的方法为：

接收端根据得到的纠错结果计算

并判断计算所得结果是否是一个全零序列，如果是，确定纠错结果正确；否则，确定纠错结果错误；

其中，H为校验矩阵。

25.一种同步帧纠错装置，其特征在于，该装置包括通过异或器相连的用于存储发送端信息序列的寄存器以及用于存储伴随序列的寄存器，还包括与存储伴随序列的所述寄存器通过加法器、纠错比较器相连的用于存储错误样式的寄存器，还包括与存储错误样式的所述寄存器相连的异或器；

其中，存储发送端信息序列的所述寄存器，用于将自身存储的发送端信息序列发送给相连的异或器，以生成伴随序列；

存储伴随序列的所述寄存器，用于保存相连的异或器发来的伴随序列，并将存储的伴随序列发送给加法器、纠错比较器，以生成错误样式；

存储错误样式的所述寄存器，用于保存相连的纠错比较器发来的错误样式，并将存储的错误样式发送给相连的异或器，以生成纠错结果。

26.如权利要求25所述的同步帧纠错装置，其特征在于，与存储错误样式的所述寄存器相连的异或器，进一步与用于存储纠错结果的寄存器相连；

存储纠错结果的所述寄存器，用于保存相连的异或器生成的纠错结果。

27.如权利要求26所述的同步帧纠错装置，其特征在于，存储纠错结果的所述寄存器，进一步通过异或器、检验寄存器与检验比较器相连；

其中，存储纠错结果的所述寄存器，进一步用于将存储的纠错结果发送给相连的异或器，以生成检验结果；

所述检验寄存器，用于保存相连的异或器生成的检验结果，并将存储的检验结果发送给所述检验比较器；

所述检验比较器，用于根据收到的检验结果确定针对同步帧进行纠错的纠错结果是否正确。

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