CN101199244A - 电路板结构的制造方法和电路板结构 - Google Patents

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Abstract

本发明公开了一种制造电路板结构的方法。该结构包括导体图案(3)和被绝缘材料层(10)包围并通过接触凸起(5)附着到导体图案(3)上的至少一个元件(6)。根据本发明，在通过接触凸起(5)将元件(6)附着到导体图案(3)上之前，在导体图案(3)的表面上制成接触凸起(5)。在附着后，元件(6)被绝缘材料层(10)包围。

Description

电路板结构的制造方法和电路板结构
本发明涉及电路板结构的制造方法和电路板结构。
制造的电路板结构可形成例如电路板、多层电路板、元件封装件或电子模块的一部分。
电路板结构包含至少一层导体图案(conductor pattern)和与导体图案电连接的至少一个元件。通过称为接触凸起(contact bump)的导电材料形成物在导体图案和元件的接触区域之间形成电连接。
本发明具体涉及用绝缘材料层包围与导体图案连接的至少一个元件的电路板制造方法。这类方案也可被称为包含埋入、嵌入或内置的元件的电路板或模块结构。包围元件的绝缘材料层一般是电路板或模块的基础结构的一部分，其形成电路板或模块的最内层导体层的支撑体。
申请公开US 2005/0001331公开了一种电路板结构制造方法，在该电路板结构制造方法中，首先制造包含绝缘体层及其表面上的导体图案的电路板。然后，通过适当的倒装晶片贴装方法将半导体元件附着到电路板的表面上的导体图案上。通过半导体元件的表面上的接触凸起进行附着。在该US公开的方法中，在元件附着后，在电路板的顶部层合图案化和未图案化的绝缘材料层，并在它们的顶部层合另一导体图案层。
专利公开US 6038133和US 6489685以及申请公开US 2002/0117743公开了在可分离膜的表面上制成导体图案并通过使用倒装晶片贴装方法将半导体元件附着到导体图案上的方法。然后，用绝缘材料层包围元件并去除可分离膜。
上述公开US 6038133和US 2002/0117743还公开了一种方法，在该方法中，通过倒装晶片贴装方法将元件附着到一体化导体箔而不是导体图案上，在该工艺的层阶段中由所述导体箔形成导体图案。例如在公开US 5042145、WO 2004/077902、WO 2004/077903和WO 2005/020651中也公开了相应的方法。
除了上述类型的方法以外，还已知有许多其它的可制造包含元件的电路板结构的方法。例如，如申请公开WO 2004/089048所公开，元件可首先被放在绝缘材料层内并仅在此后与导体层电连接。
将元件附着到导体图案而不是一体化导体箔上实现可在将元件附着到电路板坯体之前首先通过光学方法检查导体图案的优点。如果制造的电路板或模块包含昂贵的元件，那么，由于可在早期阶段中使得有缺陷的导体图案变好或从工艺中将其去除，因此可通过使用这种导体图案预先检查获得成本优势。在相反的程序中，如果导体箔的图案化失败，那么被附着到导体箔上并且已被嵌入电路板坯体中的元件将被浪费掉。
本发明旨在创造用于制造电路板结构的新方法。
本发明基于通过在导体图案的表面上制成的接触凸起将至少一个元件附着到导体图案上。
由于在导体图案的表面上制成接触凸起，因此，在本发明的实施方案中也可以使用没有凸起的元件，即在其接触区域的表面上没有制成独立的接触凸起的元件。因此，根据优选实施方案，在紧接着半导体的制造过程之后，元件将准备好被附着到电路板结构上，这将使得能够在完整的模块的制造中实现物流(logistical)和成本益处。
在大多数实施方案中，在支撑体层的表面上制成导体图案，该支撑体层在该工艺的后续阶段中被去除。
在第一实施方案中，在支撑体层的表面上形成一体化导体材料膜，并通过去除多余导体材料从而留下所需导体图案的光刻和蚀刻方法对其进行图案化。在这种情况下，以使得蚀刻在支撑体层的表面上自动停止的方式来选择待使用的支撑体层的表面和蚀刻剂。
在第二实施方案中，例如通过光刻方法在支撑体层的表面上形成导体图案掩模，该导体图案掩模在所需的导体图案的位置上包含开口。然后，用导电材料填充开口，由此产生所需的导体图案。
在第三实施方案中，例如通过光刻方法在支撑体层的表面上形成导体图案掩模，该导体图案掩模在所需导体图案的位置上包含开口。然后，在开口中电解生长导体材料，由此产生所需的导体图案。通过支撑体层将电解生长所需的电流引向生长中的导体图案，这样以一定的方式选择支撑体层，使得至少支撑体层的表面导电。使用这种方法，可以制成高质量和高精度的导体图案。
在第四实施方案中，在支撑层的表面上形成一体化导体材料膜，使用激光烧蚀方法来图案化该一体化导体材料膜，以使得多余的导体材料被去除，从而留下所需的导体图案。在这种情况下，不需要用于图案化的掩模。
也可以例如通过使用上面关于导体图案的制造所提到的一些方法来制造在导体图案表面上形成的接触凸起。
在一个实施方案中，其过程是，首先，根据上述第三实施方案制造导体图案，之后并优选在去除导体图案掩模之前，通过使用例如光、x射线或电子束光刻方法在导体层(以及导体图案掩模)的表面上形成包含位于所需接触凸起位置上的开口的接触凸起掩模。然后，在开口中电解生长导体材料，在这种情况下将产生所需的接触凸起。通过支撑体层和导体图案将电解生长所需要的电流引向生长中的接触凸起。使用这种方法，可以非常精确地制造接触凸起。还可以使得所述凸起的横截面表面区域较小，在这种情况下还能够将具有极小的并且致密地位于元件的表面上的接触区域的半导体元件附着到电路板结构上。
在附着元件后，可以用绝缘材料层包围元件。在一个实施方案中，这可以通过下列方式来完成：将一个或更多个预先硬化材料板放在导体图案的表面和元件上并借助于热而压到结构上。在制造绝缘材料层之前，也可以用填充剂填充元件和导体图案之间的空间。
如果在一个用于制造导体图案和/或接触凸起的实施方案例中使用掩模，那么可以在元件被绝缘材料层包围之前以及在可能进行的对元件和导体图案之间的空间实施填充之前去除掩模。在一些实施方案中，通过溶解去除掩模。如果去除掩模，那么一般在元件被附着之前来完成。但是，如果选择掩模的材料使得符合待制造的诸如电子模块的电路板产品所设置的要求，那么去除掩模不是必需的。
在制造绝缘材料层后，可以在一个或另一个或两个表面上制造附加导体图案层，该附加导体图案层通过绝缘层相互分开并在必要情况下借助通路相互电连接。可根据实施方案自由选择导体图案层的数量。因此，例如，可以有一个、两个、三个、四个、五个、六个或更多个导体图案层。
以下借助实例并参照附图解释本发明。
图1～12表示根据一些实施方案的制造过程中的电路板结构的中间阶段的系列横截面图。
图13表示图1～12所示的中间阶段之后的电路板结构的一个例子的横截面图。
在作为一个应用实例的方法中，根据图1从在至少一个表面上是导电的支撑体层1开始制造过程。例如在根据本实例的方法的后续阶段中需要导电性能，以向生长中的导体材料的区域传导电解生长所需的电流。在由某种其它制造方法代替导体材料的电解生长的方法中，支撑体层1的导电性能不再必需，在这种情况下，支撑体层1也可以是非导电性的。但是，在附图的实例中，支撑体层1完全由导电材料制成，通常是由金属并且最常见的是由铜制成。支撑体层1的任务是为电路板坯体提供机械支撑，这样支撑体层1必须具有加工所需要的机械耐久性和刚度。在铜板的情况下，通过选择支撑体层1的厚度为例如大于50微米实现这些性能。
然后，在支撑体层1的两个表面上涂敷抗蚀剂层2，通常为光刻胶层。在图2中示出该阶段。通过图案化的掩模从支撑体层1的一个表面曝光光刻胶层2，然后，显影坯体。在显影后，根据需要使曝光的光刻胶层2图案化，以形成如图3所示的导体图案掩模。
通过在去除了光刻胶的区域中电解生长导体材料(通常为铜)继续进行制造过程。由此在支撑体层1的表面上形成图4所示的所需导体图案3。导体图案的厚度可以为例如20微米，而制成的导体图案的线的厚度也可以小于20微米。因此，该方法也可用于制造小并且精确的导体图案。
根据图5，在电路板坯体的两个表面上或至少在导体图案3所处的表面上涂敷新的光刻胶层4。为了制造接触凸起掩模，光刻胶层4如上所述被图案化和显影。结果产生根据图6的坯体，其中，导体图案3在多个位置上暴露。当然，作为常规的光刻技术的代替，可以使用通过激光图案化的抗蚀剂和激光图案化。还可以利用使用更短波长的光刻方法，例如x射线光刻，此时将能够实现甚至更小的电路尺寸。也可以例如通过使用电子束光刻对高精度小结构进行图案化。
在下一阶段中，再一次在电路板坯体上电解生长金属。这实现了图7所示的中间阶段，其中，在所需位置上在导体图案3的顶部存在由导体材料形成的接触凸起5。在所述实例的方法中，可以进一步在铜接触凸起5的表面上生长镍和金的薄层。然后，可去除抗蚀剂层2和4，从而留下图8所示的电路板坯体。元件6例如集成电路现在可被附着到该坯体上。附着的元件6可以例如是存储器芯片、处理器或ASIC。附着的元件也可以例如是MEMS、LED或无源元件。附着的元件可以是封装的或无封装的，并可在其接触区域中包含接触凸起，或者没有凸起。在元件的接触区域的表面上，还可存在比接触凸起薄的导体面层(surfacing)。因此，元件的接触区域的外表面可以处于元件的外表面的水平上、在元件的表面中的凹陷的底部上、或在从元件的表面延伸的突起的表面上。
在所述实例的方法中，元件6通过超声结合来附着。当然，作为超声结合的替代，可以使用一些其它的适当的倒装晶片贴装技术。在实例的方法中，由于如下事实必须存在余量(allowance)：由于在电路板坯体中制成了接触凸起5，因此附着的元件6本身不需要包含接触凸起。因此，在该方法中，能够在紧接着半导体制造过程之后利用元件6，而不必在元件上实施一般作为单独过程来实施的凸起的形成。借助于这种性能，可以实现显著的物流优点和成本效益。
在半导体制造过程之后，在元件6的表面上存在通常为铝的接触区域。在实例的方法中，接触凸起5位于电路板坯体中以对应于元件6的这些接触区域，而接触凸起5的表面区域通常被设计为比元件6接触区域稍小。这意味着，在典型的实施方案中，接触凸起5的宽度将处于10～30微米的范围中。当然，根据应用设定的要求可以偏离典型的变化范围。接触凸起5的高度通常处于10～20微米的范围中，但在这一点上也可偏离典型变化范围并使得接触凸起5比所述的值低或高。图9表示其中两个不同的元件6通过接触凸起被附着到导体图案3上的电路板坯体。
在元件6附着后，可以用填充剂7填充元件6和支撑体层1之间的空间。结果产生图10所示的中间产品。虽然填充剂7旨在增强元件6和电路板坯体的其余部分之间的接合，但填充剂7的使用不是在所有的实施方案中都是必须的。
接着，制成包围元件6的绝缘层10。在图11的实例中，通过将绝缘材料板8放置在电路板坯体的顶部形成绝缘层10，在所述绝缘材料板8中在元件6的位置处制成开口。另外，在绝缘材料板8的顶部放置连续的绝缘材料板9。两个板可以是类似的，或者，也可以使用相互不同的板，其中的至少一个被预硬化或未硬化。适用于绝缘层10的材料的例子是PI(聚酰胺)、FR1、FR5、芳族聚酰胺、聚四氟乙烯、特氟纶、LCP(液晶聚合物)和预硬化粘合剂层即预浸料坯(prepreg)。
利用热和压力来挤压放在电路板坯体顶部的绝缘材料板8和9，以变为一体化的绝缘层10。图12表示该中间阶段之后的电路板坯体的横截面。在绝缘材料板中，例如，在板9的上表面上，还可以存在现成的导体图案层，在这种情况下，在挤压后电路板坯体将包含至少两个导体图案层。
从图11可以看出，不同厚度的元件也可附着到电路板坯体上。如果元件的厚度差异显著，则可以以如下方式进行：在各元件6的位置处在最下面的绝缘材料层8中制成开口，而仅在最厚的元件6的位置处在紧接的绝缘材料层8或9中制成开口。如果厚度差异大，如果导体层用于电路板结构中，那么也可以在层合的绝缘层的表面上在这种导体层中制成用于最厚的元件的开口。因此，由挤压的绝缘材料层8和9制造成多层的绝缘层10将在待放入绝缘层内的元件6方面提供显著的自由度。这还将允许使用厚元件。在许多情况下，较厚同时也较便宜的元件更容易得到。
在制造绝缘层10后，可去除支撑体层1，从而产生图13所示的结构。可例如通过蚀刻或以机械的方式去除支撑体层1。
在支撑体层1和导体图案3是诸如铜的相同的材料并且支撑体层1通过蚀刻被去除的实施方案中，如果在导体图案3和支撑体层1之间使用不溶于使用的蚀刻剂中或仅极慢地溶于其中的适当的中间层，那么在支撑体层1侧上的导体图案3的边界表面可被更精确地制造。在这种情况下，蚀刻将在中间层处停止，并且，导体图案3的表面可被精确地限定。该中间层可以由例如某种第二金属制成。例如可在制造导体图案3之前在支撑体层1的整个表面上制成中间层，并在去除支撑体层1后例如通过使用某种第二蚀刻剂化学性地将其去除。也可以与导体图案3的生长相关性地制成中间层，使得首先在支撑体层1的顶部上生长中间层的材料并在中间层的材料的顶部上生长实际的导体图案3。在该实施方案中，由此仅在导体图案的位置上制造中间层，由此节省中间层的材料。
在上述实施方案的描述中，术语超声结合是指将包含两块金属的物件(piece)相互压在一起并在超声频率下将振动能引入接合区域中的方法。由于超声和在要被结合的表面之间产生的压力，这些物件被相互连接。用于超声结合的方法和装置是商业上可得到的。
而术语金属层、金属箔、金属接触凸起、金属接触区域和一般金属物件是指如下实事：物件的制造材料包含对该物件而言足够量的至少一种金属以和另一部件形成冶金接合。该物件自然也可以以层、堆积体(accumulation)、区域(zone)和金属合金的形式包含几种金属。可特别提到的可能金属是铜、铝、镍、金和锡。
当使用没有凸起的半导体元件时，元件6的接触区域的材料将确定待使用的半导体制造工艺。当前，在半导体工艺中最常用的导体材料是铝，因此在应用实例中特别指的是铝。但是，我们的方法不限于任何特定的接触区域制造材料，相反，接触区域材料可以是任何适当的材料。可给出的其它导体材料的例子是也已开始被用于半导体工艺中的铜和金。
相应地，可在由应用所设置的要求的范围内并在可用的制造方法允许的范围内自由选择导体图案3的材料。在应用实例中，由于铜是当前在电路板制造工艺中使用的最常见的导体层制造材料，因此特别提到由铜制成。
选择接触凸起5的材料使得能够通过凸起5实现导体图案3和元件6的接触区域之间的接合。如果接触区域和导体图案3的材料相互不同，那么这两种不同的材料可借助接触凸起5相互适应。为此，也可将接触凸起5制成为包含其材料可相互不同的两个或更多个层的分层结构。事实上，在应用实例中，涉及一种结构，在该结构中，接触凸起5首先包含在铜导体图案3的顶部的铜层，然后是铜层的表面上的镍薄层、以及随后的在其顶部上的金薄层，通过它们产生与铝接触区域的连接。
关于该方法，还可使用如下元件：在附着之前在该元件的接触区域上制成比正常的凸起薄的面层。因此，对于在元件的接触区域或接触凸起的外表面上使用的材料存在几种可用的替代方案，并且电路板结构的制造方法适合于对应使用的元件。以下列出用于与上述方法或其变化相关的实现元件6和导体图案3之间的接合的一些替代方案。
如果元件内及其接触区域中的导体材料是铜，那么接触凸起5和导体图案3也可全部为铜。
如果元件内及其接触区域中的导体材料是铝并且导体图案3是铜，那么可以借助于具有适当的中间层的凸起来实现结合。中间层可由例如金、或镍和金形成。
也可在元件6的接触区域中制成借助于适当的中间层附着到例如铜导体图案3上的锡层。在一个例子中，在元件6的接触区域中制成钎料层，该结合是借助于钎料被实现的。
一个替代方案是利用钉头凸点(stud-bump)技术在导体层3的顶部制成凸起。
此外，用于制造凸起的一个替代方案是使用喷墨技术和在导体层3的顶部喷射导电材料。
除了上面提到的超声方法或作为其替代，也可以例如通过热传导将在元件和导体层3之间形成接合所需的能量引入结合区域。因此，作为超声方法的替代，可以使用例如热压缩方法或钎焊。
也可以借助于导电粘合剂制造接触凸起5、接触凸起5的一部分、或在接触凸起5和元件的接触区域(或元件的接触凸起)之间的中间层，在这种情况下，不需要超声、热压缩或钎焊方法。粘合剂可以是各向同性或各向异性导电的粘合剂。
除了接触凸起5之外，也可以在电路板结构中制造旨在将热传导远离元件6的热凸起或热通路。更有效的热传导基于如下事实：热凸起或热通路的材料的热导率比周围绝缘材料的热导率大。由于电导体一般也是良好的热导体，因此可通过使用与接触凸起5相同的技术并且甚至在与接触凸起5相同的工艺阶段中制造热凸起或热通路。
在接触凸起5和热凸起之间常存在不同，即热凸起不与元件6形成电接触。例如，热通路或热凸起可以在元件6的表面被绝缘保护层保护的点上与元件6接触。也可在热接点的表面和元件的表面之间留下可以为例如1～15微米的间隙。在用绝缘材料包围元件时，绝缘材料可填充该间隙。如果元件6本身包含接触凸起，那么，即使在用相同材料制成相同高度的热凸起和接触凸起5的实施例中，热凸起也将自动与由接触凸起高度所限定的元件6保持距离。在这种实施方案中，可以通过在元件的表面上制造旨在将热传导远离元件的热凸起来进一步提高热导率。在这种情况下，元件的热凸起和电路板结构的热通路可在成品结构中相互机械接触。
一般地，根据传热要求并考虑热导体将不会导致不合理地妨碍元件的电学操作的事实，选择热通路或热接点的数量、横截面积和位置。但是，优选使热通路位于元件的位置上或紧挨着它。因此，热通路可位于元件的主表面上或侧表面上或邻近这两种表面中的任一种上。在元件的主表面上通常存在更多的用于热通路的自由空间，在该主表面上不存在接触区域或存在很少的接触区域。事实上，优选精确地在元件的该表面上制造热通路。
可以使用与用于制造对元件的电接触的技术相同的技术来制造热通路。因此，可以例如使用通路方法(via method)制造热通路。在通路方法中，首先制造接触开口。然后用例如金属或金属合金的导电材料填充接触开口。可例如通过利用诸如化学和/或电化学表面处理方法(surfacing method)的表面处理方法在开口中生长金属来填充接触开口。然后可以在接触开口中实现基本上是纯金属的通路结构。相应地，还可以在不同的导体图案层之间制造通路。
在一些实施例中，热通路或热凸起也可用于与元件形成电接触。特别地，元件的接地接触(ground contact)自然可用于此目的。在这种情况下，制造元件的接地接触以具有明显比正常大的横截面积，或者，接地接触由几个分开的接地接触构成，该接地接触的组合横截面积明显比常规的接地接触的横截面积大。
还优选在电路板结构中制造对应于导体图案3的用于传热的导体图案。在这种热导体的表面上制成热接触，使得热通路或热凸起(对应凸起5)从元件向热导体(对应导体图案3)传导热能，这些热导体沿电路板结构的横向将热能传导远离元件附近。在热凸起的情况下，例如可以通过以下方式制造接触：在热导体的表面上制成热凸起。在热通路的情况下，例如可以通过以下方式制造接触：热通路穿过热导体或与热导体的边缘区域接触。这些横向热导体可进一步与垂直热导体组合，借此，可从电子模块或其它的电路板结构的最内层向外表面传导热效应。延伸到表面的热导体可进一步与适当的散热器连接，在这种情况下，将使得元件的冷却更加有效。
图13所示的电路板结构或电子模块包含元件6或几个元件6以及导体图案3，借助于该导体图案3，元件6或多个元件6可与外部电路连接或相互连接。事实上，图13表示一种可能的电子模块的例子。当然，如果希望的话，该工艺也可在图13所示的阶段之后继续进行，例如，用保护物质对电子模块进行表面处理，或者，为电子模块的第一和/或第二表面制造附加的导体图案层。
基于图13的实例，显然，该方法也可用于许多不同类型的三维电路结构的制造中。例如可以使用该方法，使得几个半导体芯片相互叠置，由此产生包含几个半导体芯片的封装件，在该封装件中半导体芯片相互连接以形成功能整体。这种封装件可被称为三维微芯片模块。在这种模块中，半导体芯片可被自由选择，并且可根据所选择的半导体芯片很容易地制成在不同的半导体芯片之间的接触。
附图的实例示出一些可能工艺过程，利用这些工艺过程可使用本发明。但是，我们的发明不仅仅限于上述的工艺过程，相反，在权利要求的全部范围内并考虑等效解释，本发明还覆盖各种其它的过程和它们的最终产品。本发明也不仅仅限于通过实例说明的结构和方法，相反，本领域技术人员很容易理解，本发明的各种应用可用于制造非常多的不同种类的电子模块和电路板，这些电子模块和电路板甚至可与给出的实例大大不同。因此，图中给出的元件和电路意图仅在于解释制造过程。在不背离根据本发明的基本思想的条件下，可对于上述实例的过程做出许多的改变。改变可例如与在各阶段中描述的制造技术有关，或与工艺阶段的相互次序有关。
借助于该方法，还可以制造用于附着到电路板上的元件封装件。这些封装件还可包含相互电连接的几个元件。
该方法还可用于制造整个电子模块。模块也可以是其外表面可以以与常规电路板相同的方式附着元件的电路板。

Claims (30)

1.一种制造电路板结构的方法，该结构包括导体图案(3)和被绝缘材料层(10)包围并通过至少一个接触凸起(5)附着到所述导体图案上的元件(6)，其特征在于，在所述方法中，在通过接触凸起(5)将所述元件(6)附着到所述导体图案(3)上之前在所述导体图案(3)的表面上制造至少一个接触凸起(5)。
2.根据权利要求1的方法，其特征在于，所述元件(6)包含几个接触，对于这些接触中的每一个，在所述导体图案(3)的表面上制造单独的接触凸起(5)。
3.根据权利要求1或2的方法，其特征在于，所述元件(6)是半导体芯片，在所述半导体芯片的表面具有接触区域，所述接触区域连接与之对应的接触凸起(5)。
4.根据权利要求3的方法，其特征在于，与所述接触凸起(5)连接的元件(6)是未封装并且无凸起的半导体芯片。
5.根据权利要求1～4中的任一项的方法，其特征在于，利用超声结合方法来制造所述元件(6)和所述接触凸起(5)之间的接合。
6.根据权利要求1～5中的任一项的方法，其特征在于，在附着所述元件(6)之后，围绕所述元件(6)来形成绝缘材料层(10)。
7.根据权利要求6的方法，其特征在于，通过将至少两个绝缘材料板(8、9)压在一起来制造所述绝缘材料层(10)，其中所述至少两个绝缘材料板(8、9)中的至少一个(8)包含用于所述元件(6)的开口。
8.根据权利要求7的方法，其特征在于，至少两个元件(6)附着到所述导体图案上，以使得第一元件比第二元件薄，并且待压的所述绝缘材料板(8、9)的至少一个在较厚的元件的位置上包含开口，而在较薄的元件(6)的位置上至少基本上没有开口。
9.根据权利要求6～8中的任一项的方法，其特征在于，在支撑体层(1)的表面上制造导体图案(3)，在围绕所述元件(6)形成所述绝缘材料层(10)之后去除所述支撑体层(1)。
10.根据权利要求9的方法，其特征在于，在所述支撑体层(1)的表面上形成包含限定所述导体图案(3)的开口的、用于制造所述导体图案(3)的掩模层(2)，并且通过电解生长在这些开口中制造所述导体图案(3)。
11.根据权利要求9或10的方法，其特征在于，在所述导体图案(3)和所述支撑体层(1)之间使用中间层，和通过蚀刻直到用作蚀刻停止层的所述中间层来去除所述支撑体层(1)。
12.根据权利要求1～11中的任一项的方法，其特征在于，为了制造所述接触凸起(5)，在所述导体图案(3)的表面上形成图案化的掩模层(4)，所述图案化的掩模层(4)包含用于所述接触凸起(5)并且在其中制成接触凸起(5)的开口。
13.根据权利要求12的方法，其特征在于，通过电解生长制造所述接触凸起(5)，和通过所述导体图案(3)和所述支撑体层(1)将电解生长所需要的电流引向生长中的所述接触凸起(5)。
14.根据权利要求1～13中的任一项的方法，其特征在于，所述接触凸起(5)和所述导体图案(3)至少主要为铜。
15.根据权利要求1～14中的任一项的方法，其特征在于，在将面对所述元件(6)的所述接触凸起(5)的表面上存在包含金的层。
16.根据权利要求1～15中的任一项的方法，其特征在于，所述接触凸起(5)与由铝、铜或金制成的元件(6)的连接器表面连接。
17.根据权利要求1～16中的任一项的方法，其特征在于，在所述电路板结构中制造几个导体图案层。
18.根据权利要求1～17中的任一项的方法，其特征在于，除了所述接触凸起之外，在所述电路板结构中还制造至少一个热通路或热凸起，其目的在于改进将热能传导离开所述元件(6)。
19.根据权利要求18的方法，其特征在于，利用与所述接触凸起(5)相同的工艺来制造热凸起。
20.根据权利要求18或19的方法，其特征在于，在与所述导体图案(3)对应的导体图案的表面上制造所述热凸起，其目的在于改进将热能传导离开所述元件(6)。
21.根据权利要求18的方法，其特征在于，利用通路技术制造所述热通路。
22.根据权利要求21的方法，其特征在于，所述热通路被制造为例如通过导体图案与对应于所述导体图案(3)的导体图案接触。
23.根据权利要求20或22的方法，其特征在于，制造垂直热导体以接触横向热导体，所述热导体是与热通路或热凸起接触的导体图案，使得可通过所述垂直和/或横向热导体从电路板结构的最内层向其外表面传导热效应、优选传导到外表面。
24.根据权利要求23的方法，其特征在于，所述垂直热导体与位于例如所述电路板结构外部或所述电路板结构的外表面上的散热器连接。
25.一种电路板结构，所述电路板结构包括导体图案(3)和至少一个元件(6)，所述元件(6)通过接触凸起(5)与所述导体图案(3)连接并被绝缘材料层(10)包围，其特征在于，在通过所述接触凸起(5)将所述元件(6)连接到所述导体图案(3)之前已在所述导体图案(3)的表面上制成至少一个接触凸起(5)。
26.根据权利要求25的电路板结构，其特征在于，通过电解生长成所需形状来制造所述导体图案(3)和其表面上的所述接触凸起(5)。
27.根据权利要求25或26的电路板结构，其特征在于，附着到所述电路板上的所述元件(6)是无凸起半导体芯片，接触区域位于所述无凸起半导体芯片的表面。
28.根据权利要求27的电路板结构，其特征在于，所述接触凸起(5)与所述元件(6)的接触区域形成冶金结合。
29.根据权利要求28的电路板结构，其特征在于，所述接触凸起(5)至少主要为铜，和所述元件(6)的接触区域至少主要为铝，在铜和铝之间存在包含金的层。
30.根据权利要求28的电路板结构，其特征在于，所述导体图案(3)、所述接触凸起(5)和所述元件(6)的接触区域至少主要为铜。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1259602A (zh) * 1968-01-26 1972-01-05
JP4444435B2 (ja) * 2000-03-06 2010-03-31 ソニーケミカル＆インフォメーションデバイス株式会社 プリント配線基板及びプリント配線基板の製造方法
JP3903701B2 (ja) * 2000-08-17 2007-04-11 松下電器産業株式会社 多層回路基板とその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106132113A (zh) * 2016-07-05 2016-11-16 惠州市金百泽电路科技有限公司 一种覆盖膜保护化金内置元器件pcb板的制作方法
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