CN101192543A - 连续型多层式影像感测芯片封装结构与方法 - Google Patents

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CN101192543A CNA2006101456159A CN200610145615A CN101192543A CN 101192543 A CN101192543 A CN 101192543A CN A2006101456159 A CNA2006101456159 A CN A2006101456159A CN 200610145615 A CN200610145615 A CN 200610145615A CN 101192543 A CN101192543 A CN 101192543A
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Abstract

本发明涉及一种连续型多层式影像感测芯片封装结构，其包括有：一上盖、以及一载板。所述上盖更包括有：一数组式且呈镂空格状排列的多个支撑单元、以及多个透明盖板。于所述上盖的一顶面且于所述个别支撑单元的镂空格状内设有一凹阶可供容置所述透明盖板。所述载板是由多个芯片模块结合于所述载板之上，形成相对于所述支撑单元的数组型态排列的芯片模块群。所述上盖相对于所述顶面的另一接合面上，可配合镂空格状的支撑单元上设置一凸出端。利用所述凸出端结合于所述载板之上，可令所述上盖与所述载板间隔一高度。之后，沿着分隔两相邻支撑单元中央所预设的切割道，连同个别所圈围的芯片模块加以切割，使其成为单颗化的影像感测芯片封装模块。

Description

连续型多层式影像感测芯片封装结构与方法
技术领域
本发明涉及一种连续型多层式影像感测芯片封装结构与方法，尤其涉及一种上盖为多个数组式且呈镂空格状排列的支撑单元各别覆盖着多个透明盖板，且结合于一具有相同数组芯片模块的载板上，进而一并加以切割成为单颗化的影像感测芯片封装模块，有效提高产品制程与组装最佳化。
背景技术
随着科技时代的日新月异，各式各样的随身信息电子产品以及设备因应而生，而各式的产品零组件均朝着轻薄短小的目标迈进。如何使产品更具人性化，多机一体的概念，体积缩小携带方便符合人因工程，更合乎消费者便利追求时尚的需求，是目前市场主要的课题之一。而将手机结合数字相机功能甚至是MP3或笔记型计算机，或是将PAD结合数字相机功能，即是其中一项重要的改良突破。
观察目前市售所有手机，可以发现都朝向微型化路线去发展，尤其是具有照像功能的手机，更是当红的机种，现在手机更结合3G的功能，运用网络影像电话令使用者双方皆能以影像沟通。因此，未来的手机的路线将会是多元化且全功能的配备，有机会取代现有的数字相机，成为结合照相、通讯、上网等，具有多功能的整合机种，而如何使其组装更方便迅速，制造过程更简单、体积更轻薄，将是业界发展的主要目标。
请参阅图1所示，其为现有的影像感测芯片结构示意图。现有的影像感测芯片结构10包括有：一基板11、一影像感测芯片12、一环堤13、若干金属线14、一封胶15以及一玻璃盖板16。其中，将所述影像感测芯片12设置于基板11上，以所述若干金属线14将所述影像感测芯片12与所述基板11做电导通，并通过所述封胶15将所述金属线14封装，且利用所述环堤13上的一定位点131结合于所述基板11的定位孔111内，用以保护所述影像感测芯片12以及与所述基板11相导通的若干金属线14，进而于所述环堤13上设置所述玻璃盖板16，使所述影像感测芯片12可透过所述环堤13上所设的所述玻璃盖板16撷取外界影像。
然而，现有的影像感测芯片封装结构，其为单一各别芯片以粘晶技术固接于所述基板上，并加以打线封装，其制造过程手续反复，且必须设置定位孔将所述环堤进行定位，于涂胶作业时仍旧无法杜绝封胶外漏以及受污染的不良品的产生，使组装效率无法提升，不良率与生产成本也因此大幅提高。
发明内容
本发明的第一目的，在于提供一连续型多层式影像感测芯片封装结构及方法，其是使用多个数组式且呈镂空格状排列的支撑单元与多个透明盖板所结合的一上盖，结合于一具有相同数组芯片模块的载板上，进而一并加以切割成为单颗化的影像感测芯片封装模块，达到以批式提高生产效率。
本发明的另一目的，在于提供一连续型多层式影像感测芯片封装结构及方法，其是通过所述上盖的一顶面且于所述各别支撑单元的镂空格状内设有一凹阶可供容置所述透明盖板，令所述透明盖板得以被所述支撑单元所框围，达到保护所述透明盖板不受外力震动位移，并更能固接定位。
本发明的又一目的，在于提供一连续型多层式影像感测芯片封装结构及方法，其是通过所述上盖相对于所述顶面的另一接合面上，可配合镂空格状的支撑单元上设置一凸出端，并利用所述芯片模块的封胶尚未凝固的际，利用所述封胶将所述凸出端结合于所述载板之上并将所述芯片模块框围，可令所述上盖与所述载板间隔一适当高度，达到保护芯片模块不受外力破坏。
本发明的再一目的，在于提供一连续型多层式影像感测芯片封装结构及方法，其是通过凸出端所延伸出的一圆柱体或一立方柱体，于切割成为单颗化的影像感测芯片封装模块的同时，可将其连同所述凸出端切割成一角柱型态分布于四顶角处，不仅达到保护所述影样感测芯片的边角且兼具有间隔支撑。
为达上述的目的，本发明是提供一连续型多层式影像感测芯片封装结构，其包括有：其包括有：一上盖，更包括有：一数组式且呈镂空格状排列的多个支撑单元、多个透明盖板、以及若干位于各支撑单元上的凸出端；于所述上盖的一顶面且于所述各别支撑单元的镂空格状内分别设有一可供容置所述透明盖板的凹阶；一载板，其具有至少一电路回路，是由多个芯片模块结合于所述载板之上并电连接，形成的相对于所述支撑单元的数组型态排列的芯片模块群；以及一封胶，涂覆于载板上，所述上盖的支撑单元上的各凸出端是趁封胶尚未完全凝固时直接压覆在封胶上而使上盖固接在载板上。
更于所述上盖相对于所述顶面的另一接合面上，可配合镂空格状的所述支撑单元上设置一凸出端，通过所述芯片模块上的封胶尚未凝固之际，将所述凸出端结合于所述载板之上并各别将所述芯片模块框围，可令所述上盖与所述载板间隔一适当高度，进而将分隔两相邻芯片模块的格状支撑单元中央适当位置处，连同各别所圈围的芯片模块以预设的切割道加以切割分离，使其成为单颗化的影像感测芯片封装模块。
本发明的连续型多层式影像感测芯片封装方法，其中包括有以下步骤：提供一上盖及一载板，于所述上盖上设有多个数组式镂空格状的支撑单元，且于各支撑单元上分别设有一透明盖板，并且，于所述载板上设有多个影像感测芯片，且各影像感测芯片的位置是分别对应于各镂空格状的支撑单元；将载板涂上封胶，所述封胶至少有一部份是涂覆在位于各影像感测芯片间之间隔区域的至少一部份上；趁所述封胶尚未完全凝固时，将所述上盖与所述载板相结合，使其各别的支撑单元与各别所对应的芯片模块相互固接组合；以及，对相结合后的上盖与所述载板进行切割，使其成为多个单颗化的影像感测芯片封装模块。
本发明还提供一种影像感测芯片封装结构，其包括有：一载板，其具有至少一电路回路；一影像感测芯片，结合于载板上并电连接于电路回路；一封胶，涂覆于载板上且至少覆盖于影像感测芯片的一周缘；一中央呈镂空的支撑单元，于所述支撑单元的镂空内并设有一凹阶、且于支撑单元的一接合面设有至少一凸出端，所述支撑单元的凸出端是趁封胶尚未完全凝固时直接压覆在封胶上而使支撑单元是通过所述封胶而黏着在载板上，以及一透明盖板，固设于所述支撑单元的凹阶中且对应于所述影像感测芯片。
附图说明
图1为现有的影像感测芯片结构示意图；
图2为本发明连续型多层式影像感测芯片封装结构第一较佳实施例立体分解视图；
图3为本发明连续型多层式影像感测芯片封装结构第一较佳实施例立体组合视图；
图4为本发明连续型多层式影像感测芯片封装结构第一较佳实施例的A-A剖面视图；
图5A为本发明连续型多层式影像感测芯片封装结构第一较佳实施例的切割示意图与剖面示意图；
图5B为本发明连续型多层式影像感测芯片封装结构第二较佳实施例的切割示意图与剖面示意图；
图5C为本发明连续型多层式影像感测芯片封装结构第三较佳实施例的切割示意图与剖面示意图；
图6A为本发明连续型多层式影像感测芯片封装结构第四较佳实施例的剖面示意图及俯视透视图；
图6B为本发明连续型多层式影像感测芯片封装结构第五较佳实施例的剖面示意图及俯视透视图；
图6C为本发明连续型多层式影像感测芯片封装结构第六较佳实施例的剖面示意图及俯视透视图；
图6D为本发明连续型多层式影像感测芯片封装结构第七较佳实施例的俯视透视图；
图7为本发明连续型多层式影像感测芯片封装方法的步骤流程图。
附图标记说明：10～现有的影像感测芯片结构；11～基板；111～定位孔；12～影像感测芯片；13～环堤；131～定位点；14～金属线；15～封胶；16～玻璃盖板；20～连续型多层式影像感测芯片封装结构；30～上盖；301～顶面；302～接合面；31～支撑单元；311～凹阶；312～凸出端；3121～角锥形条状的凸肋；31211～固定面；31212～条状角肋；3122～圆柱体；31221～角柱；3123～立方柱体；31231～角柱；32～透明盖板；40～载板；41～芯片模块；411～影像感测芯片；412～金属导线；413～基板；414～封胶；415～被动组件；50～切割道；60～单颗化的影像感测芯片封装模块。
具体实施方式
为了能更清楚地描述本发明所提出的连续型多层式影像感测芯片封装结构与方法，以下将配合图示详细说明。
请参阅图2所示，图2为本发明连续型多层式影像感测芯片封装结构第一较佳实施例立体分解视图。其中，连续型多层式影像感测芯片封装结构20主要包括：一上盖30、以及一载板40。
所述上盖30更包括有：多个数组式且呈镂空格状排列的支撑单元31、以及多个透明盖板32。于所述上盖30的一顶面301且于所述各别支撑单元31的镂空格状内设有一凹阶311，可供容置所述透明盖板32。所述透明盖板32可以是红外线滤光玻璃、素玻璃、抗反射玻璃及蓝玻璃其中之一。所述上盖30相对于所述顶面301的另一接合面302上，可配合镂空格状的所述支撑单元31设置一凸出端312(另于图四所示)。所述支撑单元31可以是聚碳酸酯树脂材料(PC)、液晶高分子材料(LCP)、聚酰胺材料(Nylon)、高分子热塑性材料、以及高分子热固性材料其中之一。
所述载板40其具有至少一电路回路，是由多个芯片模块41结合于所述载板40之上且予以做电连接，形成相对于所述支撑单元31数组型态排列的芯片模块41。所述载板40的材质可以是树脂(BT)、玻璃布基有环氧树脂(FR-4、FR-5)、高分子材料、或是陶瓷材料其中之一。
所述芯片模块41更包括有：一影像感测芯片411、多个金属导线412、一基板413、一封胶414(另于图4所示)、以及一被动组件415(另于图6A所示)。所述影像感测芯片411，其是以非作动面粘晶于所述基板413之上，且以多个金属导线412将所述影像感测芯片411的作动面周围的多个焊垫与所述基板413做电连接，并以所述封胶414覆盖于所述金属导线412。
请参阅图3所示，图3为本发明连续型多层式影像感测芯片封装结构第一较佳实施例立体组合视图。于所述上盖30的顶面301上，也就是于各别镂空格状排列的支撑单元31所设置的所述凹阶311上涂布接着剂，并分别将所述透明盖板32固设于所述支撑单元31的凹阶311中，且对应于所述影像感测芯片41，且保护所述透明盖板32不受外力震动而位移；进而趁所述封胶414尚未完全凝固时将所述上盖30的接合面302覆盖于所述载板40之上，使其数组式的所述支撑单元31分别将与所述支撑单元31相同数组的所述芯片模块41覆盖并框围。
请参阅图4所示，图4为本发明连续型多层式影像感测芯片封装结构第一较佳实施例的A-A剖面视图。通过所述上盖30的接合面302上并配合镂空格状的支撑单元31设置一凸出端312，且利用所述芯片模块41的封胶414尚未凝固的际，将所述凸出端312结合于所述载板40之上，令所述上盖30与所述载板40固定间隔，且所述凸出端312与所述芯片模块41的所述影像感测芯片411间留有可置放所述金属导线412与封胶414的容置空间，且无须于所述载板40上制作定位孔来结合上盖30，避免涂胶时造成漏胶污染的现象。所述凸出端312不仅加强所述支撑单元31的结构强度，更可达到保护所述芯片模块41不受外力破坏的目的。
所述上盖30各别镂空格状支撑单元31可一次同时将所述载板40上所对应的各别所述芯片模块41加以组合固接且予以框围，并于上盖30的一顶面301上是预设有若干切割道50，所述些切割道50是圈围着各影像感测芯片411，并利用切割机具将所述支撑单元31的凸出端312与各别所框围的芯片模块41加以切割分离，使其成为可批次大量生产的一单颗化的影像感测芯片封装模块60。所述凸出端312可以是一角锥形条状的凸肋3121(另于图5A所示)，且于所述条状的凸肋3121顶部设有一固定面31211，于所述固定面31211更可延伸一圆柱体3122(另于图5B所示)、以及一立方柱体3123(另于图5C所示)其中之一，并直接压合固接于所述载板40之上。
请参阅图5A所示，图5A为本发明连续型多层式影像感测芯片封装结构第一较佳实施例的切割示意图与剖面示意图。所述凸出端312可以是以角锥形条状的凸肋3121型态，配合所述镂空格状的支撑单元31呈交错状排列凸出于所述上盖30的接合面302上，且于所述角锥形条状的凸肋3121的顶部的所述固定面31211可通过所述封胶414尚未凝固的前与所述载板40相互接合；同时，所述影像感测芯片411是恰位于所述支撑单元31的镂空内，更由于所述角锥形条状的凸肋3121延伸至所述固定面31211的渐缩斜度，可令所述凸出端312与所述影像感测芯片411间拥有更大的容置空间。
沿着所述切割道50分割成所述单颗化的影像感测芯片封装模块60的同时，可一并将所述角锥形条状的凸肋3121中央处加以分割，形成一条状角肋31212分别随着所分割后的所述支撑单元31环绕于所述芯片模块41的周边，成为所述支撑单元31与基板413间的一固定间隔支撑，并同时具有保护所述芯片模块41的功能。
请参阅图5B所示，图5B为本发明连续型多层式影像感测芯片封装结构第二较佳实施例的切割示意图与剖面示意图。于所述条状的凸肋3121顶部的固定面31211可延伸一圆柱体3122，配合所述镂空格状的支撑单元31分布于镂空的四角顶端交接处，可通过所述封胶414尚未凝固的前直接压合固接于所述载板40之上；同时，所述影像感测芯片411是位于所述支撑单元31的镂空内，且沿着所述切割道50分割成所述单颗化的影像感测芯片封装模块60的同时，可一并将所述圆柱体3122予以等分切割形成一角柱31221状态。各角柱31221是接触于基板413表面上，而凸肋3121(凸出端)则并未接触于载板40上。且各角柱31221是分别位在相对于所述影像感测芯片411的外围顶角位置处，成为所述支撑单元31与基板413间的一固定间隔支撑以确保支撑单元31的水平度、以及确保影像感测芯片411与透明盖板32之间的间距为固定值，并同时具有保护所述芯片模块41边角的功能。
请参阅图5C所示，图5C为本发明连续型多层式影像感测芯片封装结构第三较佳实施例的切割示意图与剖面示意图。于所述条状的凸肋3121顶部的固定面31211延伸一立方柱体3123，配合所述镂空格状的支撑单元31分布于四角顶端交接处，可通过所述封胶414尚未凝固的前直接压合固接于所述载板40之上；同时，所述影像感测芯片411是恰位于所述支撑单元31的镂空内，且沿着所述切割道50分割成所述单颗化的影像感测芯片封装模块60的同时，可一并将所述立方柱体3123予以等分切割形成一角柱31231状态，且分别位在相对于所述影像感测芯片411外围的顶角位置处且接触于载板40上，成为所述支撑单元31与基板413间的一固定间隔支撑并同时具有保护所述芯片模块41边角的功能，而凸肋3121(凸出端)则并未接触于载板40上。
请参阅图6A所示，图6A为本发明连续型多层式影像感测芯片封装结构第四较佳实施例的剖面示意图及俯视透视图。由于图6A的本发明连续型多层式影像感测芯片封装结构第四较佳实施例其大体上与图5A所示的第一较佳实施例类似，故相同的组件与结构以下将不再赘述。
本发明的第四较佳实施例的影像感测芯片封装模块60与前述实施例的不同点在于，本第四较佳实施例中，所述芯片模块41的被动组件415，可设置于所述支撑单元31未设有凸出端312的接合面302与所述基板413中央夹层处，并位于所述影像感测芯片411无设置所述金属导线412的侧边，且与所述基板413做电连接。
请参阅图6B所示，图6B为本发明连续型多层式影像感测芯片封装结构第五较佳实施例的剖面示意图及俯视透视图。由于图6B的本发明连续型多层式影像感测芯片封装结构第五较佳实施例其大体上与图5A所示的第一较佳实施例类似，故相同的组件与结构以下将不再赘述。
本发明的第五较佳实施例的影像感测芯片封装模块60与前述实施例的不同点在于，本第五较佳实施例中，所述芯片模块41的被动组件415，可设置于所述支撑单元31未设有凸出端312的接合面302与所述基板413中央夹层处，并位于所述金属导线412的外围，且与所述基板413做电连接。
请参阅图6C所示，图6C为本发明连续型多层式影像感测芯片封装结构第六较佳实施例的剖面示意图及俯视透视图。由于图6C的本发明连续型多层式影像感测芯片封装结构第六较佳实施例其大体上与图5A所示的第一较佳实施例类似，故相同的组件与结构以下将不再赘述。
本发明的第六较佳实施例的影像感测芯片封装模块60与前述实施例的不同点在于，本第六较佳实施例中，所述芯片模块41的被动组件415，可设置于所述支撑单元31未设有凸出端312的接合面302与所述基板413中央夹层处，并位于所述两相邻所述金属导线412之间，且与所述基板413做电连接。
请参阅图6D所示，图6D为本发明连续型多层式影像感测芯片封装结构第七较佳实施例的俯视透视图。由于图6D的本发明连续型多层式影像感测芯片封装结构第七较佳实施例其大体上与图5B、图5C所示的第二、第三较佳实施例类似，故相同的组件与结构以下将不再赘述。
本发明的第七较佳实施例的影像感测芯片封装模块60与前述实施例的不同点在于，本第七较佳实施例中，所述芯片模块41的被动组件415可位于相邻两所述圆柱体3122的所分割的角柱31221间或是相邻两所述立方柱体3123所分割的角柱31231间，且与所述基板413做电连接，可一并将所述被动组件415与所述金属导线412通过封胶414封装于所述基板413之上；进一步更可参照图6C所示的本发明第六较佳实施例中的实施方式，将所述芯片模块41的被动组件415，设置于所述两相邻所述金属导线412之间，并与所述基板413做电连接，更可大幅缩小其封装尺寸。
请参阅图7所示，图7为本发明连续型多层式影像感测芯片封装方法的步骤流程图。其步骤包括有：
步骤70：提供一上盖及一载板，于所述上盖上设有多个数组式镂空格状的支撑单元，且于各支撑单元上分别设有一透明盖板，并将多个透明盖板分别固接于各支撑单元的凹阶内；
步骤71：于所述载板上设有多个影像感测芯片，以多个金属导线将所述影像感测芯片与所述载板做电连接，且各影像感测芯片的位置是分别对应于各镂空格状的支撑单元；
步骤72：将载板涂上封胶，所述封胶至少有一部份是涂覆在位于各影像感测芯片间之间隔区域的至少一部份上；
步骤73：趁所述封胶尚未完全凝固时，将所述上盖与所述载板相结合，使其各别的支撑单元与各别所对应的芯片模块相互固接组合；以及
步骤74：将结合后的所述上盖与所述载板进行切割制程，并沿着所述上盖所预设的切割道进行切割，使其成为多个单颗化的影像感测芯片封装模块。
综上所述，本发明连续型多层式影像感测芯片封装结构方法，其中，所述多个数组式且呈镂空格状排列的支撑单元31与多个透明上盖32所结合的所述上盖30，结合于一具有相同数组的芯片模块41的载板40上，且利用所述芯片模块41的封胶414尚未凝固的际，将所述凸出端312结合于所述载板40之上，令所述上盖30与所述载板40间隔一适当高度，更于所述上盖30与所述载板40的夹层中设有可容置所述芯片模块41的空间，利用预设的所述切割道50一并加以切割成为所述单颗化的影像感测芯片封装模块60，达到以批式提高生产效率以及使芯片封装尺寸更小。
以上所述是利用较佳实施例详细说明本发明，而非限制本发明的范围。大凡本领域技术人员皆能明了，适当而作些微的改变及调整，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围。

Claims (10)

1.一种连续型多层式影像感测芯片封装方法，其特征在于，包括有下列步骤：
(A)提供一上盖及一载板，于所述上盖上设有多个数组式镂空格状的支撑单元，且于各支撑单元上分别设有一透明盖板，并且，于所述载板上设有多个影像感测芯片，且各影像感测芯片的位置是分别对应于各镂空格状的支撑单元；
(B)将载板涂上封胶，所述封胶至少有一部份是涂覆在位于各影像感测芯片间的间隔区域的至少一部份上；
(C)趁所述封胶尚未完全凝固时，将所述上盖与所述载板相结合，使其各别的支撑单元与各别所对应的芯片模块相互固接组合；以及
(D)对相结合后的上盖与所述载板进行切割，使其成为多个单颗化的影像感测芯片封装模块。
2.如权利要求1所述的连续型多层式影像感测芯片封装方法，其特征在于，于上盖的多个支撑单元上分别各设有一凹阶，并且，于步骤(A)中更包括有下列步骤：
(A1)将多个透明盖板分别固接于各支撑单元的凹阶内；
(A2)将多个影像感测芯片粘晶于所述载板之上，并以多个金属导线将所述影像感测芯片与所述载板做电连接；
其中，所述封胶是覆盖于所述多个金属导线。
3.如权利要求1所述的连续型多层式影像感测芯片封装方法，其特征在于，于上盖的一顶面上是预设有若干切割道，所述些切割道是圈围着各影像感测芯片；并且，于步骤(D)的所述切割制程是沿着所述切割道进行切割。
4.一种连续型多层式影像感测芯片封装结构，其特征在于，包括有：
一上盖，更包括有：一数组式且呈镂空格状排列的多个支撑单元、多个透明盖板、以及若干位于各支撑单元上的凸出端；于所述上盖的一顶面且于所述各别支撑单元的镂空格状内分别设有一可供容置所述透明盖板的凹阶；
一载板，其具有至少一电路回路，是由多个芯片模块结合于所述载板之上并电连接，形成的相对于所述支撑单元的数组型态排列的芯片模块群；以及
一封胶，涂覆于载板上，所述上盖的支撑单元上的各凸出端是趁封胶尚未完全凝固时直接压覆在封胶上而使上盖固接在载板上。
5.如权利要求4所述的连续型多层式影像感测芯片封装结构，其特征在于，各芯片模块分别包括有：
一影像感测芯片，其是以一非作动面粘晶于所述载板之上；以及
多个金属导线，其是将所述影像感测芯片的一作动面周围的多个焊垫与所述载板做电连接；
其中，所述封胶是将所述金属导线封装于所述影像感测芯片与所述载板之上。
6.如权利要求4所述的连续型多层式影像感测芯片封装结构，其特征在于，所述芯片模块更包括有至少一被动组件，设置于所述上盖未设有凸出端的接合面与所述载板中央夹层处，且与所述载板做电连接。
7.如权利要求4所述的连续型多层式影像感测芯片封装结构，其特征在于，所述凸出端是一凸肋，所述凸肋在位于各支撑单元镂空格状的四角顶端交接处更延伸出一柱体，所述柱体是接触于所述载板之上，成为所述上盖与载板间的一固定间隔支撑，而凸肋则并未接触于载板上。
8.一种影像感测芯片封装结构，其特征在于，包括有：
一载板，其具有至少一电路回路；
一影像感测芯片，结合于载板上并电连接于电路回路；
一封胶，涂覆于载板上且至少覆盖于影像感测芯片的一周缘；
一中央呈镂空的支撑单元，于所述支撑单元的镂空内并设有一凹阶、且于支撑单元的一接合面设有至少一凸出端，所述支撑单元的凸出端是趁封胶尚未完全凝固时直接压覆在封胶上而使支撑单元是通过所述封胶而黏着在载板上，以及
一透明盖板，固设于所述支撑单元的凹阶中且对应于所述影像感测芯片。
9.如权利要求8所述的影像感测芯片封装结构，其特征在于，所述影像感测芯片封装结构更包括有一被动组件，设置于所述支撑单元未设有凸出端的接合面与所述载板中央夹层处，并位于所述影像感测芯片的侧边且与所述载板做电连接。
10.如权利要求8所述的影像感测芯片封装结构，其特征在于，所述凸出端在位于支撑单元的四角顶端交接处是更延伸出一柱体，其是接触于所述载板之上，而成为所述支撑单元与载板间的一固定间隔支撑，而凸出端则并未接触于载板上。
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WO2024055767A1 (zh) * 2022-09-14 2024-03-21 北京市九州风神科技股份有限公司 芯片封装的辅助结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102096838A (zh) * 2010-12-21 2011-06-15 捷德（中国）信息科技有限公司 生产小型通用集成电路卡标准的集成电路卡的方法及装置
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