CN101192516B - 包含硅和碳的外延层的形成和处理 - Google Patents

包含硅和碳的外延层的形成和处理 Download PDF

Info

Publication number
CN101192516B
CN101192516B CN200710195484XA CN200710195484A CN101192516B CN 101192516 B CN101192516 B CN 101192516B CN 200710195484X A CN200710195484X A CN 200710195484XA CN 200710195484 A CN200710195484 A CN 200710195484A CN 101192516 B CN101192516 B CN 101192516B
Authority
CN
China
Prior art keywords
annealing
carbon
epitaxial loayer
shorter
alternative
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200710195484XA
Other languages
English (en)
Other versions
CN101192516A (zh
Inventor
邱永男
金以宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/778,212 external-priority patent/US7741200B2/en
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN101192516A publication Critical patent/CN101192516A/zh
Application granted granted Critical
Publication of CN101192516B publication Critical patent/CN101192516B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种用于形成并处理包含硅和碳的外延层的方法。根据一个或多个实施方式，处理将外延层中的间隙碳转换为替代碳。特定的实施方式涉及在半导体器件中，例如金属氧化物半导体场效应晶体管(MOSFET)器件中外延层的形成和处理。在特定实施方式中，外延层的处理包含退火短时间周期，例如，通过激光退火、毫秒退火、快速热退火、瞬间退火及其组合。实施方式包括包含硅和碳的至少部分外延层的无定形化。

Description

包含硅和碳的外延层的形成和处理
本申请要求享有2006年12月1日提交的美国专利申请序号No.11/566,058的部分继续申请的美国专利申请序号No.11/778,212的权益，在此引入其两个专利申请的全部内容作为参考。
技术领域
本发明的实施方式主要涉及含硅和碳(Si:C)外延层的形成和处理。特定实施方式关于在例如金属氧化物半导体场效应晶体管(MOSFET)器件的半导体器件中外延层的形成和处理。
背景技术
金属氧化物半导体(MOS)晶体管通常包括半导体衬底、源极、漏极以及沟道，沟道设置在衬底上的源极与漏极之间，衬底通常由硅制成。一般地，栅叠层设置在沟道上方，栅叠层由直接设置在沟道上方的栅氧化层或栅极、栅氧化层上方的栅极导体材料、以及侧壁间隔垫组成。侧壁间隔垫保护栅极导体的侧壁。栅极一般由掺杂多晶硅(Si)形成，而栅介电材料可包含高介电常数材料(例如，大于4.0的介电常数)诸如二氧化硅(SiO2)或氮掺杂的二氧化硅等的薄层(例如，
Figure GSB00000650993300011
)。
流经MOS晶体管的沟道的电流与沟道中载流子的迁移率成正比，并且使用高迁移率MOS晶体管能使更多的电流流过并因此致使更快的电流性能。MOS晶体管沟道中载流子的迁移率可以通过在沟道中产生机械应力而增加。在压缩应变下的沟道，例如，在硅上生长的硅-锗沟道层具有显著增强的空穴迁移率以提供pMOS晶体管。在拉伸应变下的沟道，例如，在松弛的(relaxed)硅-锗上生长的薄硅沟道层实现显著增强的电子迁移率以提供nMOS晶体管。
在拉伸应变下的nMOS晶体管沟道还能通过在源极和漏极区域中形成一个或多个碳掺杂的硅外延层来提供，该硅外延层可补偿通过pMOS晶体管中SiGe源极和漏极形成的压缩应变。因此，碳掺杂的硅和硅-锗外延层可分别沉积在nMOS和pMOS晶体管的源/漏极上。源极区域和漏极区域可通过选择性Si干蚀刻呈平面或凹形。当适当地形成时，由碳掺杂的硅外延层覆盖的nMOS源极和漏极在沟道中施加拉伸应变并增加nMOS驱动电流。
为了使用碳掺杂的硅外延层实现具有凹形源极/漏极的nMOS晶体管的沟道中的增强的电子迁移率，需要通过选择性的沉积或通过后沉积处理在源极/漏极上选择性地形成碳掺杂的硅外延层。另外，需要碳掺杂的硅外延层包含替代的C原子以在沟道中引起拉伸应变。较高的沟道拉伸应变可利用碳掺杂的硅源极和漏极中增加的替代C含量来实现。然而，通过典型选择的Si:C外延工艺(例如在＞700℃的工艺温度下)结合的大部分C原子占据Si晶格的非替代(即，空隙)位置。通过降低生长温度，可实现较高分数的替代原子含量(例如，在500℃生长温度下接近100％)，然而，在这些较低温度下的慢生长速度对于器件应用是不合需要的，因此不可以在较低温度下进行所述选择性处理。
因此，需要提供一些方法以改善碳掺杂硅外延层中替代碳含量。该方法将有益于晶体管器件的制造。
发明内容
本发明的一个实施方式涉及形成并处理包含硅和碳的外延层的方法。其它实施方式涉及制造晶体管器件的形成方法，该晶体管器件包括含硅和碳的外延层。在特定实施方式中，提供用于形成nMOS晶体管的方法，该nMOS晶体管包含具有高替代碳含量的n-掺杂Si:C。
根据本发明的一个实施方式，提供一种处理在衬底上包含硅和碳的外延层的方法，该方法包含：提供具有外延层的衬底，该外延层包含沉积在所述衬底上的碳和硅，该碳包括间隙碳；以及在从约800℃到约1350℃的温度下退火所述衬底和外延层，以将所述外延层中的至少部分间隙碳转化为替代碳。根据一个实施方式，替代碳(如果初始存在)和间隙碳的总量高于约0.5原子％，以及在特定实施方式中，高于约1原子％，并且更尤其，高于约2原子％。
根据特定实施方式，该方法进一步包含离子注入外延层。离子注入可导致至少部分外延层的无定形化。无定形化可通过典型的无定形化工艺实现，包括预无定形(例如，使用Si)注入。如在此使用的，无定形化注入指使至少部分外延层无定形化的注入工艺。在另一实施方式中，外延层形成于器件的源区和漏区中。在包括源极和漏极的器件实施方式中，离子注入包括与预无定形化注入相同的用于形成深源极和漏极结或深源极和漏极注入的条件，以增加外延层中的替代碳。在包括无定形化的实施方式中，退火可通过一个或多个动态表面退火、激光退火、毫秒退火、快速退火或瞬间退火来执行。在一个或多个实施方式中，执行退火小于10毫秒的时间。在其它实施方式中，执行退火小于900毫秒的时间。例如，退火可通过激光退火或毫秒退火小于900毫秒，例如小于10毫秒的时间来执行。根据一个或多个实施方式，选择总工序、注入条件和退火条件以最大化外延层中的替代碳。
在其它实施方式中，退火通过激光退火或毫秒退火小于900毫秒的时间以及接着为快速热退火小于10秒的时间来执行。在又一其它实施方式中，退火可通过快速热退火小于10秒的时间以及接着为激光退火或毫秒退火小于10秒的时间来执行。
形成Si:C外延膜的方法可在晶体管制造工艺的形成步骤期间使用。本发明的实施方式涉及一种制造晶体管的方法，该方法包含：在衬底上形成栅电介质；在所述栅电介质上形成栅极；在该栅极的相对侧上在具有第二导电率的衬底上形成源/漏区并在源/漏区之间限定沟道区；在源/漏区正上方沉积包含硅和碳的外延层，部分碳为替代碳，其余碳为间隙碳；以及在从约800℃到约1350℃之间的温度下退火衬底和外延层以将外延层中的至少部分间隙碳转换为替代碳。在特定实施方式中，替代碳和间隙碳的总量高于约0.5原子％，以及在特定实施方式中，高于约1原子％，并且在更特定实施方式中，高于约2原子％。间隙碳和替代碳的量可在约0.5和2原子％之间的范围中。
在特定实施方式中，制造晶体管的方法可进一步包含离子注入到外延层中，且之后为退火。退火可通过一个或多个毫秒退火(诸如动态表面退火、激光表面退火或快速退火)或快速热退火(诸如瞬间退火)来执行。以上所述的各种退火可用于制造晶体管。根据本发明的实施方式，选择总工序、注入条件和退火条件以最大化外延层中的替代碳。
前述宽泛地概括了本发明的特定特征和技术优点。本领域的普通技术人员应该理解所公开的特定实施方式易于用作在本发明的范围内修改或设计其它结构或工艺的基础。本领域的普通技术人员还应该认识到该等效结构不脱离在所附的权利要求书中陈述的本发明的精神和范围。
附图说明
为了获得并能详细理解本发明的以上概述实施方式，以下将参照附图中示出的其实施方式对以上的概述进行更具体的描述。然而，应该理解，附图仅示出了本发明的典型实施方式，并因此不应考虑为对本发明范围的限制，因为本发明承认其它等效实施方式。
图1是示出在无定形化之后包含硅和碳的外延层的结构变化的HRXRD谱图；
图2是示出在无定形化和在1100℃和1300℃之间温度下表面退火后含硅和碳的外延层的结构变化的HRXRD谱图；
图3是示出在无定形化和在1100℃和1300℃之间温度下表面退火并进一步进行瞬间退火处理之后含硅和碳的外延层的结构变化的HRXRD谱图；
图4示出了在P12keV，4×1015/cm2注入，以及在1050℃瞬间退火后起始外延层的HRXRD谱图；
图5示出了起始外延层以及在P12keV，4×1015/cm2注入之后且通过在1100℃、1200℃和1300℃下通过毫秒激光退火的动态表面退火处理的HRXRD谱图；
图6示出了仅由P在各种能量级别下注入和As与P组合注入以及进一步通过在1100℃和1300℃之间的动态表面退火处理的样品的归一化比较替代C数据；
图7是根据本发明的实施方式的场效应晶体管对的横截面视图；以及
图8是在具有形成于器件上的额外层的图1中示出的NMOS场效应晶体管的横截面视图。
具体实施方式
本发明的实施方式主要提供一种形成并处理包含硅和碳的外延层的方法。其它实施方式涉及制造晶体管的方法。
在特定实施方式中，提供在nMOS晶体管的源区域和漏区域中形成Si:C的方法。在特定实施方式中，为了高沟道应力保持高替代C而对于nMOS晶体管Si:C由n-掺杂剂(例如，P、As或其组合)高掺杂。后外延离子注入过程造成注入引起的损坏并降低Si:C外延层质量。注入引起的损坏导致注入结晶缺陷以及替代C损失，这直接涉及沟道应力或沟道迁移率，并因此，涉及器件性能。期望提供最小化替代C损失的方法，或者可选地，通过后注入工艺恢复丢失的替代C，例如，增强的退火诸如毫秒退火如动态表面退火(DSA)、激光表面退火或表面退火。实验表明用于掺杂剂活化的传统瞬间退火并不单独地恢复替代C，但是毫秒激光退火，特别地，DSA，在恢复丢失的替代C，甚至在注入工艺之前增加替代C至大于起始外延层中的替代C含量方面非常有效。根据本发明的一个或多个实施方式，来自所沉积的含量或来自注入含量之后的替代C含量得到增加。
形成并处理外延层的方法包含：提供具有外延层的衬底，该外延层包含沉积在衬底上的碳和硅，该碳包括间隙碳；以及在从约800℃到约1300℃的温度下退火衬底和外延层，以将外延层中的至少一部分间隙碳转换为替代碳。在一个实施方式中，制造晶体管的方法包含：在衬底上形成栅电介质层；在栅电介质层上形成栅极；在该栅极相对侧上具有第二电导率的衬底上形成源区/漏区并限定在源区/漏区之间的沟道区域；直接在源区/漏区上沉积包含硅和碳的外延层，该碳包括间隙碳；以及在从约800℃到约1350℃的温度下退火衬底和外延层，以将外延层中的至少一部分间隙碳转换为替代碳。外延层与体衬底和多晶硅层不同。
如在此使用的，外延沉积指在衬底上单晶层的沉积，使得所沉积层的晶体结构与衬底的晶体结构匹配。因此，外延层或膜是单晶层或具有与衬底的晶体结构匹配的晶体结构的膜。
根据本发明的实施方式，包含碳和硅的外延膜的处理增加膜的替代C含量。Si:C层中的替代C含量可通过将所沉积的未替代C原子转化到替代Si晶格位置而增加。尽管本发明不意欲由特定理论限制，但是一般认为未替代(或间隙)C原子到替代位置的该转换可涉及点缺陷诸如空位、自占间隙和其它外部占间隙以及缺陷簇。通过将初始(所沉积的)缺陷分布和Si晶格改变为有利于更多C原子的结构以占据替代位置，可增加替代C含量。将理解参考增加替代碳量不意欲将本发明限制于包含替代碳的所沉积膜。根据本发明的实施方式，初始沉积的外延膜可以不包含替代碳，并且根据本发明的实施方式，处理包含间隙碳的膜以降低间隙碳量并在所沉积膜中从零增加替代碳。该结构变化和替代C含量增加可通过在此所述的工艺次序实现。
在一个或多个实施方式中，如以下进一步所述，通过注入和退火形成并处理包含硅和碳的外延膜。通过选择或未选择外延层沉积可形成外延膜。
在一个或多个实施方式中，替代C含量的增加可通过以下示例性工艺次序中注入和退火的组合来实现：(1)通过选择性或未选择性沉积工艺，沉积包含硅和碳的外延层，该外延层具有高的总C浓度例如大于约0.5原子％，或高于约1原子％；(2)包含硅和碳的外延层的无定形化，例如，通过诸如Si的离子注入。一般期望能量和剂量是使得至少部分外延层无定形化而不在注入之后结晶；以及(3)对动态表面退火(DSA)腔退火少于60秒，例如，动态表面退火、毫秒退火或激光退火。在一个或多个实施方式中，退火温度可以在1000℃以上，并具有在10s和100s mm/s范围中的各种扫描速度(或停留时间)。根据一个或多个实施方式，方法遵循连续次序，然而，该工艺不限于以上所述的精确步骤。例如，其它工艺步骤可夹在步骤之间，只要保持工艺顺序的次序。现在将根据一个或多个实施方式描述该工艺的各个步骤。
衬底
衬底通常为硅衬底，并且可以是已构图的衬底。已构图的衬底为包括形成于衬底表面中或之上的电子部件的衬底。构图的衬底可包含单晶表面以及至少一个非晶的次要表面，诸如多晶或无定形表面。单晶表面包括裸结晶衬底或通常由诸如硅、硅锗或硅碳的材料制成的所沉积的单晶层。多晶或无定形表面可包括电介质材料，诸如氧化物或氮化物，特别为硅氧化物或硅氮化物，以及无定形硅表面。
外延沉积
硅碳层可使用外延工艺在诸如都可从加利福尼亚的Santa Clara的应用材料购得的Epi RP或Centura的适宜处理腔中沉积。工艺腔一般在整个外延工艺中保持一致的温度。然而，一些步骤可在变化温度下执行。工艺腔室可保持在从约250℃到约1000℃的范围中的温度下，例如从约500℃到约900℃。执行外延工艺的适宜温度取决于用于沉积和/或蚀刻含硅和碳材料的特定前驱物，并可通过本领域中的普通技术人员确定。工艺腔室通常可保持在从约0.1 Torr到约200Torr的压力下，该压力在沉积步骤期间以及沉积步骤之间可能波动，但是一般恒定。
在外延沉积工艺期间，衬底暴露于沉积气体以在单晶表面上形成外延层同时在次要表面上形成多晶层。沉积工艺的特定暴露时间关于在蚀刻工艺期间的暴露时间以及在工艺中使用的特定前驱物和温度来确定。一般地，衬底暴露于沉积气体足够长的时间以形成最大厚度的外延层同时形成在沉积期间易于蚀刻掉的最小厚度的多晶层。
沉积气体至少包含硅源、载气和碳源。在可选实施方式中，沉积气体可包括至少一种蚀刻剂，诸如氯化氢或氯气。
通常以在从约5sccm到约500sccm范围内，例如，从约10sccm到约300sccm的速度，并特别地从约50sccm到约200sccm，更特别地约100sccm的速度将硅源提供到工艺腔室中。在沉积含硅和碳化合物的沉积气体中有用的硅源包括，但是不限于，硅烷、卤化硅烷和有机硅烷。硅烷包括甲硅烷(SiH4)和具有经验式SixH(2x+2)的较高级硅烷，诸如乙硅烷(Si2H6)、丙硅烷(Si3H8)和丁硅烷(Si4H10)等。卤化硅烷包括具有经验式X’ySixH(2x+2-y)，其中X’＝F、Cl、Br或I，诸如六氯乙硅烷(Si2Cl6)、四氯硅烷(SiCl4)、二氯硅烷(Cl2SiH2)和三氯硅烷(Cl3SiH)。有机硅烷包括具有经验式RySixH(2x+2-y)的化合物，其中R＝甲基、乙基、丙基或丁基，诸如甲基硅烷((CH3)SiH3)、二甲基硅烷((CH3)SiH3)、乙基硅烷((CH3CH2)SiH3)、甲基乙硅烷((CH3)Si2H5)、二甲基乙硅烷((CH3)2Si2H4)和六甲基乙硅烷((CH3)6Si2)。
硅源通常与载气一起输送到工艺腔室中。载气具有从约1slm(公升/分钟)到约100slm的流速，例如从约5slm到约75slm，以及特别地从约10slm到约50slm，例如约25slm。载气可包括氮气(N2)、氢气(H2)、氩、氦及其组合。惰性载气是优选的并包括氮气、氩、氦及其组合。载气可基于在外延工艺120期间所使用的前驱物和/或工艺温度来选择。通常，载气在整个蚀刻步骤期间相同。然而，部分实施方式可在特定步骤中使用不同的载气。
在步骤120期间与硅源和载气一起提供到工艺腔室以形成诸如硅碳材料的含硅和碳化合物的碳源，通常以在约0.1sccm到约20sccm范围内，例如，从约0.5sccm到约10sccm，以及更尤其是从约1sccm到约5sccm，例如约2sccm的速度提供到工艺腔室中。用于沉积含硅和碳化合物的碳源包括，但是不限于，有机硅烷、烷基、烯烃，以及乙基、丙基和丁基的炔。该碳源包括甲基硅烷((CH3)SiH3)、二甲基硅烷((CH3)SiH3)、乙基硅烷((CH3CH2)SiH3)、甲烷(CH4)、乙烯(C2H4)、乙炔(C2H2)、丙烷(C3H8)、丙烯(C3H6)、丁炔(C4H6)等。外延层的碳浓度在从约200ppm到约5原子％的范围内，例如从约1原子％到约3原子％，更特别为至少约2原子％或至少约1.5原子％。在一个实施方式中，碳浓度在外延层内可以成梯度分布，优选具有梯度为在外延层下部分中的碳浓度比外延层上部分中的浓度高。可选地，锗源和碳源可以都与硅源和载气一起添加到工艺腔室中以形成含硅和碳的化合物，诸如硅锗碳材料。
沉积工艺停止。在一个实施例中，工艺腔室由清洗气体或载气冲洗和/或工艺腔室可由真空泵排空。清洗和/或排气工艺去除过剩的沉积气体、反应副产物和其它污染物。在另一实施例中，一旦沉积工艺停止，蚀刻工艺立即开始而不清洗和/或排空工艺腔室。
蚀刻
可执行可选的蚀刻工艺。蚀刻工艺去除在衬底表面上的部分外延层。蚀刻工艺都去除外延或单晶材料以及不定形或多晶材料。沉积在衬底表面上的多晶层，如果存在，则以比外延层更快的速度去除。蚀刻工艺的时间周期与沉积工艺的时间周期协调以导致选择性地形成于所需衬底区域上的外延层的净沉积。因此，沉积工艺和蚀刻工艺的净结果形成选择性且外延生长的含硅和碳材料同时如果有的话，最小化多晶材料的生长。
在蚀刻工艺期间，衬底暴露于蚀刻气体在从约10秒到约90秒范围内的时间周期，例如从约20秒到约60秒，以及更特别从约30秒到约45秒。蚀刻气体包括至少一种蚀刻剂和载气。蚀刻剂通常以在从约10sccm到约700sccm范围中的速度，例如从约50sccm到约500sccm范围中的速度提供到工艺腔室中。在蚀刻气体中使用的蚀刻剂可包括氯气(Cl2)、氯化氢(HCl)、三氯化硼(BCl3)、一氯甲烷(CH3Cl)、四氯化碳(CCl4)、三氟化氯(ClF3)及其组合。优选地，氯或氯化氢用作蚀刻剂。
蚀刻剂通常与载气一起提供到工艺腔室中。载气具有在从约1slm到约100slm范围中，例如从约5slm大约75slm，以及更特别从约10slm到约50slm，例如约25slm的流速。载气可包括氮气(N2)、氢气(H2)、氩、氦及其组合。在一些实施方式中，惰性载气是优选的并且包括氮气、氩、氦及其组合。载气可基于在外延工艺期间的特定前驱物和/所使用的温度来选择。
蚀刻工艺终止。在一个实施例中，工艺腔室由清洗气体或载气冲洗和/或工艺腔室可由真空泵排空。清洗和/或排气工艺去除过剩的蚀刻气体、反应副产物和其它污染物。在另一实施例中，一旦蚀刻工艺停止，则外延层的沉积工艺立即开始而不清洗和/或排空工艺腔室。
可确定外延层和多晶层的厚度。如果达到预定厚度，则外延工艺终止。然而，如果没有达到预定厚度，则沉积工艺循环重复直到达到所需厚度。外延层通常生长以具有在从约
Figure GSB00000650993300091
到约
Figure GSB00000650993300092
范围的厚度，例如从约
Figure GSB00000650993300093
到约
Figure GSB00000650993300094
以及更特别为从约
Figure GSB00000650993300095
到约
Figure GSB00000650993300096
例如约
Figure GSB00000650993300097
的厚度。多晶层通常沉积在，如果存在，从原子层到约
Figure GSB00000650993300098
的范围中的厚度。含硅和碳外延层或含硅和碳多晶层的所需或预定厚度可专门用特定的制造工艺。在一个实施例中，外延层可达到预定厚度同时多晶层特别厚。
在沉积期间的掺杂剂暴露(或原位掺杂)
在外延沉积期间，外延层可选地可以暴露于掺杂剂。典型的掺杂剂可包括至少一种掺杂剂化合物以提供掺杂元素源，诸如硼、砷、磷、镓或铝。掺杂剂提供具有各种导电属性掺杂的含硅和碳化合物，诸如在电子器件所需的可控和所需路径中的方向电子流动。含硅和碳化合物的膜可由特定掺杂剂掺杂以达到所需的导电属性。在一个实施例中，含硅和碳化合物为p型掺杂，诸如通过使用乙硼烷以从约1015原子/cm3到约1021原子/cm3范围中浓度添加硼。在一个实施例中，p型掺杂剂具有至少5×1015原子/cm3的浓度。在另一实施例中，p型掺杂剂在从约1×1020原子/cm3到约2.5×1021原子/cm3范围中。在另一实施例中，含硅和碳化合物为n型掺杂，诸如由磷和/或砷n-型掺杂至从约5×1019原子/cm3到约5×1021原子/cm3范围中的浓度。
掺杂剂源通常在沉积期间提供到工艺腔室中。用作掺杂剂源的含硼掺杂剂包括硼烷类和有机硼烷类。硼烷类包括硼烷、乙硼烷(B2H6)、三硼烷、四硼烷和戊硼烷，而烷基硼烷包括具有经验式RxBH(3-x)的化合物，其中R＝甲基、乙基、丙基或丁基以及x＝1，2或3。烷基硼烷包括三甲基硼烷((CH3)3B)、二甲基硼烷((CH3)2BH)、三乙基硼烷((CH3CH2)3B)和二乙基硼烷((CH3CH2)2BH)。掺杂剂还可包括砷化氢(AsH3)、磷化氢(PH3)和烷基膦，诸如具有经验式RxPH(3-x)，其中R＝甲基、乙基、丙基或丁基以及x＝1、2或3。烷基膦包括三甲基膦((CH3)3P)、二甲基膦((CH3)2PH)、三乙膦((CH3CH2)3P)和二乙基膦((CH3CH2)2PH)。
离子注入
执行外延层的离子注入，将导致至少部分外延层的无定形化。离子注入可用于形成掺杂区域诸如源极和漏极，离子注入将导致外延层的无定形化。例如，这可在轻和重掺杂的漏区或源区延伸部以及深源极和漏极的形成期间发生，作为部分晶体管的制造工艺。对于含Si:C源极/漏极晶体管的n-型掺杂，掺杂区域的厚度将由所需的源/漏结深度来决定，该厚度典型地小于
Figure GSB00000650993300101
磷、砷及其二者的结合的诸如通常用于nMOS晶体管的Si:C源/漏。峰掺杂剂杂质浓度可大于1×1020原子/cm3或更高，并且掺杂剂量可等于或大于2×1015原子/cm2。一个或多个实施例中，已知为预无定形化的额外无定形化步骤可由Si、Ge或As离子注入来执行，然而，也可使用其它方法。该无定形化深度由注入物质的离子能量来确定。如在本领域中众所周知的，需要最小剂量使结晶Si无定形，例如，1E15cm2的Si注入。
含硅和碳的外延层的无定形注入和掺杂剂注入可以由Quantum X注入器来实现，Quantum X注入器可从加利福尼亚的圣克拉拉(Santa Clara)的应用材料公司购得。通过将替代Si和C原子置换到非替代位置，离子注入无定形化至少部分起始Si:C外延层(结晶结构)。
退火
根据本发明的一个或多个实施方式，退火外延层。在特定实施方式中，退火发生在相对短的时间周期内诸如在快速热退火或快速热处理腔室中。如在此使用的，快速热退火(RTA)和快速热处理(RTP)都指使样品经历非常短然而高度受控的热循环，RTA和RTP将样品从室温加热到高温，例如与1200℃一样高。在RTP或RTA工艺期间的热循环周期通常少于约60秒，以及通常少于约30秒。在特定实施方式中，RTP或RTA的周期少于约20秒、15秒、10秒或5秒。瞬间退火指其中样品暴露于高温短于约10秒或5秒时间周期的工艺。例如，瞬间退火可在短于约5秒的时间周期内在约800摄氏度到1200摄氏度之间的高温下发生。毫秒退火指使样品经历在短于约900毫秒以及更典型地小于约500毫秒的时间内将样品从室温加热至高温，例如与1350℃一样高。毫秒退火可通过激光退火(诸如应用材料的Dynamic Surface Anneal(动态表面退火))或快速退火来实现。顾名思义，激光退火使用激光器加热样品。
退火工艺包括快速热处理诸如快速热退火、快速热处理、毫秒退火和/或瞬间退火及其组合。退火温度可取决于所使用的工艺。例如，瞬间退火可具有在约1000℃和约1100℃之间变化的温度，优选地约1050℃，而固相外延在500℃或更高温度下执行。
退火工艺可包括瞬间退火、具有气体氛围诸如氧气、氮气、氢气、氩、氦及其组合的快速热处理(RTP)型。退火工艺可在从约800℃到约1200℃，优选为从约1050℃到约1100℃的温度下执行。退火工艺可在含硅和碳层沉积之后或在衬底将经历各种其它工艺步骤之后立即发生。
在一个实施方式中，瞬间退火在能保持退火环境中气压显著低于大气压值的RTP系统中执行。该RTP系统的实施例为可从加利福尼亚的圣克拉拉的应用材料有限公司市售购得的RADIANCE
Figure GSB00000650993300111
瞬间退火在2005年5月24日授权的题目为“ADVANCES IN SPIKE ANNEAL 20 PROCESSES FORULTRA SHALLOW JUNCTIONS”的共同转让的美国专利No.6,897,131和在2004年10月12日授权的题目为“OPTIMAL SPIKE ANNEALAMBIENT”的共同转让的美国专利No.6,803,297中进行了进一步描述，在此引入它们不与现有说明书和权利要求书相冲突的内容而作为参考。
已经观察到在应用材料DSA腔室/系统中在1000℃以上的毫秒退火或激光退火提供优良结果：毫秒退火或激光退火提供充足的能量以使非替代C原子回到替代位置以增加外延层的替代碳含量。在美国专利No.6,987,240、No.7,005,601和No.7,078,651中公开了适宜的DSA系统的实施例，在此引入上述专利的全部内容作为参考。
本发明的工艺可在本领域中公知的设备中实施。设备可包含多条气体管道以在进入工艺腔室之前保持沉积气体和其它工艺气体。之后，使气体与热衬底接触，在该热衬底上生长含硅和碳化合物薄膜。可用于沉积含硅和碳薄膜的五金件包括可从位于加利福尼亚的圣克拉拉的应用材料有限公司市售购得的Epi
Figure GSB00000650993300121
系统和Poly
Figure GSB00000650993300122
系统。其他设备包括本领域中公知的批处理的高温炉。
实施例
实施例1
将300mm裸硅晶圆放置在300mm Epi Centura减压腔室中，该减压腔室可从加利福尼亚的圣克拉拉的应用材料有限公司市售购得。在第一处理步骤期间，
Figure GSB00000650993300123
厚未掺杂的Si:C外延膜沉积在300mm裸硅晶圆上。所沉积的Si:C膜包含2.3％总C，而1.04％C替代，如在图1中高分辨X射线衍射仪(HR-XRD)测量中由1200弧秒周围的膜峰位置表示。在第二处理步骤期间，该膜随后经历应用材料的Quantum X注入器中的25keV离子能量以及1.5×1015cm2剂量的Si离子注入。虽然所沉积的Si:C膜示出1200弧秒周围的HRXRD峰对应于膜中的1.04％替代C，Si:C膜峰在Si注入之后消失。这是结晶损失或无定形化的指示。替代碳在该实施例和利用P.C.Kelires，Phys.Rev.B 55 25(14)，8784(1997)中描述的Kelires模型的其它实施例中确定，在此结合这两个实施例的内容作为参考。
图1示出了在Si注入不产生薄膜峰之后高分辨x-射线衍射(HR-XRD)扫描谱图，但是仅示出离子对应于Si衬底的0弧秒处Si峰参考，说明不存在起始结晶Si:C外延层。然后在应用材料的动态表面退火系统(Dynamic SurfaceAnneal System)中在1100-1300℃之间的温度范围中以150mm/s或50mm/s(对应于0.5ms或1.5ms的保压时间)的扫描速度退火无定形化的结构。在图2中示出得到的HRXRD图谱，该HRXRD图谱示出了2000周围出现峰，说明在DSA之后约1.75％的替代C的结晶层形成。样品Si晶圆在1050℃下在10％O2和90％N2气氛中使用Centura RTP进行瞬间退火的进一步处理。如在图3中示出，退火(DSA+瞬间退火)样品的替代C含量与1.04％的所沉积含量相比较为约1.32％。
实施例2
图2示出在1100℃和1300℃之间的温度下以及50-150mm/s的扫描速度下动态表面退火之后的相同Si:C样品的XRD。在对应于1.56-1.75％替代C的1800-2000弧秒下的新薄膜峰在DSA之后出现。观察到的1.56-1.75％替代C高于图1中示出的在所沉积Si:C层中的初始1.04％替代C含量。
实施例3
图3示出了在所提出的3步工序并且之后为1050℃瞬间退火之后Si:C层的HRXRD。在1500弧秒的峰位置表示1.32％的替代C含量，高于图1中所示出的1.04％的所沉积含量。通过以上工序而不动态表面退火处理的样品标记为“RTA”并示出表示低于0.88％替代C的1000弧秒以下的薄膜峰位置。所接收的替代C从所注入的Si:C外延膜增加，但是所增加的替代C不单独通过传统瞬间退火实现。所增加的替代C由动态表面退火或表面退火之后瞬间退火而实现。
因此，该实施例表明即使在活化退火前的以上工艺顺序之后的高达1050℃的传统掺杂剂活化退火后，在Si:C中增加的替代C含量保持在所沉积替代C含量以上的级别。根据一个或多个实施方式，所提出的保持增加的替代C的总工艺顺序为Si:C外延层沉积，之后通过注入无定形化，并之后通过动态表面退火，或者高达1050℃动态表面退火和瞬间退火的组合。
实施例4
将300mm裸硅晶圆放置在300mm Epi Centura减压腔室中，该减压腔室可从加利福尼亚的Santa Clara的应用材料有限公司市售购得。厚的未掺杂Si:C外延膜沉积在300mm裸硅晶圆上。所沉积Si:C膜包含约1.5原子％总C，而1.5原子％C替代，如在图4中的高分辨X-射线衍射仪(HR-XRD)测量中由1740弧秒周围的薄膜峰位置所示。在所制备的外延薄膜中的综合替代C剂量对应于7.5×1015/cm2。然后，薄膜经历应用材料的Quantum X注射器中12keV离子能量和4×1015/cm2剂量下的磷离子注入。选择注入条件以用适当的源极和漏极结深度来掺杂Si:C。在注入之后，顶层(在该情形中为
Figure GSB00000650993300132
)被破坏并且替代C在被破坏层中减少。条纹消失以及薄膜峰加宽表示薄膜的物理变化。在注入之后综合替代C剂量为约4×1015/cm2。然后，样品经历用于CMOS晶体管制造中的传统退火，特别地，经历在应用材料的Radiance Plus中10％O2/90％N2环境中1050℃下的瞬间退火。在Si衬底峰附近出现的峰表示少量损失的替代C通过瞬间退火在顶层中恢复。在1500弧秒以上(在注入和瞬间退火之后)出现的条纹表示顶层上损失的替代C和晶体破坏。对应的综合替代C大于4×1015/cm2，但是不大于5×1015/cm2。
实施例5
起始Si:C外延层以与实施例4中的相同方法准备。所沉积的Si:C薄膜包含1.42％的总C，而1.35％C替代，如通过图5中的高分辨衍射仪(HR-XRD)中1500弧秒周围的薄膜峰位置所示。在所制备的外延膜中的综合替代C剂量对应于约7×1015/cm2。然后，薄膜经历与实施例4中的样品相同的注入条件(在应用材料的Quantum X注射器中在12keV离子能量和4×1015/cm2剂量下磷离子注入)。在注入之后，顶层(在该情形下为
Figure GSB00000650993300141
)被破坏并且替代C在破坏层中减少，类似与实施例4。然后，样品使用应用材料的Dynamic SurfaceAnneal(动态表面退火)系统经历150mm/s扫描速度下1100和1300℃之间温度下的毫秒退火。图5中的HRXRD示出强条纹，特别在毫秒退火之后在1500弧秒下薄膜峰以上处，表明高替代C的存在。在毫秒退火之后对应的替代C剂量为约7×1015/cm2，可与在注入和退火之前起始Si:C外延层中的替代C剂量相比。
实施例6
图6示出了在替代碳含量上数个样品的动态表面退火的效应。样品以各种注入条件制备并在从1100℃至1300℃之间变化的温度下以DSA退火。图6将注入之后和3步工艺顺序之后的替代碳含量与在300裸硅晶圆上所沉积的外延层的替代碳含量相比较。为了比较，每个薄膜中的替代C在外延层上方综合并表示为剂量且归一化为所沉积Si:C外延膜(Epi)中的替代C剂量，从而设定起始Si:C外延膜为归一化替代C剂量中的100％(在图6中的y轴)。将每个晶圆放置在300mm Epi Centura减压腔室中，该减压腔室可从加利福尼亚的圣克拉拉的应用材料有限公司购得。
Figure GSB00000650993300142
厚的未掺杂Si:C外延膜沉积在300mm裸硅晶圆上。测量初始替代碳含量。每个制备的Si:C外延膜经历以下四个注入(IMP)条件的其中之一：(i)在9keV下P的4×1015/cm2剂量，(ii)在12keV下P的4×1015/cm2剂量，(iii)在15keV下P的4×1015/cm2剂量，或(iv)在8keV下P的2×1015/cm2剂量与25keV下As的2×1015/cm2剂量的组合。在制造nMOS晶体管中，可选择注入条件以满足目标源极和漏极结位置。例如，在Si:C中12keV注入条件下P将在距离表面约
Figure GSB00000650993300143
处产生具有在2×1018/cm2和2×1018/cm3之间浓度的P结。较低的能量将产生较浅的结而高能量能产生较深的结。因此，选择这四个注入条件以仿效HDD形成。然后，以这四个条件的其中之一注入的每个样品在不同温度下(1100℃，1200℃，或1300℃)利用DSA以对应于0.5毫秒停留时间的150mm/s扫描速度处理。对于所有的注入条件，在HDD注入后替代C剂量降低到所沉积剂量的45-65％，但是在DSA处理后增加回到94％或更高，表明在Si:C层中通过DSA替代C的有效恢复。
本发明的一个或多个实施方式提供特别有效于形成互补金属氧化物半导体(CMOS)集成电路器件的方法并将在以下文中描述。其它器件和应用也在本发明的范围内。图7示出了典型CMOS器件中FET对的部分横截面视图。在形成阱后器件100包含半导体衬底以提供源/漏区、栅电介质和NMOS器件与PMOS器件的栅极。器件100可使用传统的半导体工艺，诸如生长单晶硅和通过沟道蚀刻并在沟道开口中生长或沉积电介质形成浅槽隔离结构，来形成。用于形成这些各种结构的详细工序在本领域中是公知的并且在此不再进一步描述。
器件100包含半导体衬底155，例如，硅衬底，由p型材料掺杂、在衬底155上的p型外延硅层165、在外延层165中限定的p型阱区120和n型阱区150、在p-阱120中限定的n型晶体管(NMOS FET)110和在n-阱150中限定的p型晶体管(PMOS FET)140。第一隔离区158电性隔离NMOS 110和PMOS 140晶体管，并且第二隔离区160将第一晶体管110和140与衬底155上的其它半导体器件电性隔离。
根据本发明的一个或多个实施方式，NMOS晶体管110包含栅极122、第一源区114和漏区116。NMOS栅极122的厚度可伸缩的(scalable)并可根据对器件性能的考虑来调整。NMOS栅极122具有对应于N型器件功函数的功函数。源区和漏区是在栅极122相对侧上的n型区。沟道区118夹在源区114和漏区116之间。栅电介质层112将沟道区118和栅极122分离。用于形成NMOS栅极122和电介质层的工艺在本领域中是公知的并且在此不再进一步讨论。应该理解根据本发明实施方式Si:C外延层将填充部分或整个源/漏区114或116。
根据一个或多个实施方式，PMOS晶体管140包含栅极152、源区144和漏区146。PMOS栅极152的厚度是可伸缩的并且可根据对器件性能的考虑来调整。PMOS栅极152具有对应于N型器件功函数的功函数。源区和漏区是在栅极152相对侧上的P型区。沟道区148夹在源区144和漏区146之间。栅电介质层142将沟道区148和栅极152分离。电介质142电性绝缘栅极152与沟道区148。将理解在图4中示出并在以上描述的晶体管110和140都只是示例性的，并且材料、层等中的各种变化都在本发明的范围内。
现在参照图8，图8示出了在形成间隔垫、在源/漏区上形成层，例如硅化物层以及蚀刻停止形成后图7的NMOS器件110的额外细节的视图。将理解在图4中示出的PMOS器件可包含可变化尺寸和/或成分的类似间隔垫和层以影响NMOS器件沟道中产生的应力，如在以下进一步所述。然后，为了示意性目的，仅示出NMOS器件并仅对NMOS器件进行详细描述。
图8示出了由在栅极119周围结合的适宜电介质材料形成的间隔垫175。还可提供偏移间隔垫177，偏移间隔垫177围绕每个间隔垫175。用于形成间隔垫175和177的形状、尺寸和厚度的工艺在本领域中是公知的并在此不再进一步描述。金属硅化物层179可形成于源区114和漏区116上方。硅化物层179可通过适宜的工艺诸如溅射或PVD(物理气相沉积)由适宜的材料诸如镍、钛或钴形成。硅化物层179可扩散到部分下层表面中。漏区116的高度(elevation)由箭头181示出，该高度示为从衬底表面180到硅化物层179顶部的距离。源漏区的琢面(facet)183示为倾斜表面。将本领域的普通技术人员所能理解的，可修改在此描述的示例性器件以包括可根据在此描述的方法进一步变型的源/漏区或具有Si:C外延层的源/漏区。因此，本发明的实施方式提供通过在注入之后的恢复替代C的以下工序最大化Si:C层中的替代C的方法。根据一个实施方式的工艺工序包括Si:C外延沉积，之后为HDD或深S/D注入，之后为毫秒退火。在特定实施方式中，起始外延层包含等于或高于约1原子％的替代C。在一个或多个实施方式中，退火之后在最终外延层中的综合C剂量为起始外延层的至少约90％。
注入可包含形成nMOS深源/漏极，nMOS深源/漏极还已知为“HDD”高掺杂漏。示例性注入条件包括仅P、As/P联合注入或仅As注入。特定实施例为仅P注入：6-15keV；As：25keV/P：8keV，仅As注入：25keV及更高。总剂量约4×1015/cm2。在晶体管制造流程中N型注入可以伴随额外的预无定形化注入(例如，Si)(这可在HDD步骤期间或之前)，注入导致至少部分外延层的无定形化。虽然本发明不意欲通过特定理论限定，但是注入导致外延膜破坏并降低至少部分外延膜中的替代C。因此，在注入之后，所沉积膜中的综合替代C超过替代C。
在注入之后退火外延膜时，例如，通过毫秒退火，替代C从注入后含量增加，导致最终替代C可小于、可相比于，或高于所沉积替代C含量。如以上所述，可改变退火工序。例如，低温瞬间退火可插入在诸如在以下顺序的工序之间，但是该顺序不限于：Si:C外延沉积中，之后为HDD或深S/D注入，之后为低温退火，并接着为毫秒退火。在另一实施例中，瞬间退火可在毫秒退火之后以这样的顺序添加：Si:C外延沉积，之后为HDD或S/D注入，接着为DSA，然后为瞬间退火。
整个说明书中的参照“一个实施方式”、“特定实施方式”、“一个或多个实施方式”或“实施方式”指特定部件、结构、材料或结合实施方式描述的属性包括于本发明的至少一个实施方式中。因此，在整个说明书各处所出现的术语诸如“在一个或多个实施方式中”、“在特定实施方式中”、“在一个实施方式中”或“在实施方式中”不必参照本发明的相同实施方式。另外，特定部件、结构、材料或属性可以任何适当的方式结合在一个或多个实施方式中。以上方法的描述顺序不应该考虑为限定，并且方法可次序颠倒或忽略或添加步骤来使用描述的操作。
应该理解以上说明意欲示意性的，并且不是限制性的。对于本领域的普通技术人员来说，在查看以上说明时，多种其它实施方式是显而易见的。因此，本发明的范围应该参照附加的权利要求书以及该权利要求书授权的等效物的范围来确定。

Claims (20)

1.一种处理在衬底上的Si：C外延层的方法，包含：
提供具有起始外延层的衬底，所述外延层包含沉积在所述衬底上的碳和硅，所述碳包含间隙碳和替代碳，且所述间隙碳和替代碳的总量高于0.5原子％；
离子注入所述外延层，减少所述外延层中的所述替代碳；以及
在高达1350℃的温度下将所述衬底和外延层退火，以将离子注入之后的外延层中的替代碳增加到所述起始外延层中的替代碳的90％。
2.根据权利要求1所述的方法，其特征在于，在离子注入之前所述外延层中的间隙碳和替代碳的总量在0.5原子％和2原子％之间的范围内。
3.根据权利要求1所述的方法，其特征在于，在离子注入前所述外延层中的替代碳量高于1原子％。
4.根据权利要求1所述的方法，其特征在于，所述离子注入包括在至少1.5×1015/cm2剂量下选自P、As、Si及其组合的元素。
5.根据权利要求4所述的方法，其特征在于，所述离子注入导致至少部分外延层的无定形化。
6.根据权利要求1所述的方法，其特征在于，所述退火通过毫秒退火来执行。
7.根据权利要求6所述的方法，其特征在于，所述毫秒退火通过激光退火来执行。
8.根据权利要求1所述的方法，其特征在于，所述退火通过先执行短于900毫秒的毫秒退火，再执行短于10秒的快速热退火来进行。
9.根据权利要求1所述的方法，其特征在于，所述退火通过先执行短于10秒的快速热退火，再执行短于900毫秒的毫秒退火来进行。
10.根据权利要求1所述的方法，其特征在于，所述退火通过先执行短于10秒的快速热退火，再执行短于900毫秒的激光退火来进行。
11.根据权利要求1所述的方法，其特征在于，所述Si：C外延层在晶体管制造工艺的形成步骤期间形成，并且所述方法进一步包含：
在衬底上形成栅电介质；
在所述栅电介质上形成栅极；
在所述衬底上与所述栅极相对侧上形成源/漏区并在所述源/漏区之间限定沟道区；以及
在源/漏区正上方沉积包含硅和碳的所述起始外延层。
12.根据权利要求11所述的方法，其特征在于，在离子注入之前，所述外延层中的间隙碳和替代碳的总量在0.5原子％和2原子％之间的范围内。
13.根据权利要求11所述的方法，其特征在于，在离子注入之前在所述外延层中所述替代碳的量高于1原子％。
14.根据权利要求11所述的方法，其特征在于，所述离子注入包括在至少1.5×1015/cm2剂量下选自P、As、Si及其组合的元素。
15.根据权利要求11所述的方法，其特征在于，所述离子注入导致至少部分外延层的无定形化。
16.根据权利要求15所述的方法，其特征在于，所述退火通过先执行短于900毫秒的毫秒退火，再执行短于10秒的快速热退火来进行。
17.根据权利要求15所述的方法，其特征在于，所述退火通过先执行短于10秒的快速热退火，再执行短于900毫秒的毫秒退火来进行。
18.根据权利要求15所述的方法，其特征在于，所述退火通过先执行短于10秒的快速热退火，再执行短于900毫秒的激光退火来进行。
19.根据权利要求11所述的方法，其特征在于，所述离子注入使用在至少1.5×1015/cm2剂量下选自P、As及其组合的元素来执行以形成重掺杂漏极。
20.根据权利要求11所述的方法，其特征在于，所述晶体管包括具有沟道的nMOS晶体管以及所述方法增加所述nMOS晶体管沟道中的拉伸应变。
CN200710195484XA 2006-12-01 2007-11-30 包含硅和碳的外延层的形成和处理 Expired - Fee Related CN101192516B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US11/566,058 2006-12-01
US11/566,058 US20080132039A1 (en) 2006-12-01 2006-12-01 Formation and treatment of epitaxial layer containing silicon and carbon
US11/778,212 2007-07-16
US11/778,212 US7741200B2 (en) 2006-12-01 2007-07-16 Formation and treatment of epitaxial layer containing silicon and carbon

Publications (2)

Publication Number Publication Date
CN101192516A CN101192516A (zh) 2008-06-04
CN101192516B true CN101192516B (zh) 2012-03-28

Family

ID=39476335

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710195484XA Expired - Fee Related CN101192516B (zh) 2006-12-01 2007-11-30 包含硅和碳的外延层的形成和处理

Country Status (2)

Country Link
US (1) US20080132039A1 (zh)
CN (1) CN101192516B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5570757B2 (ja) * 2009-05-26 2014-08-13 エイチジーエスティーネザーランドビーブイ 磁気抵抗効果ヘッド及び磁気記録再生装置
KR20120107762A (ko) 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
US8999831B2 (en) * 2012-11-19 2015-04-07 International Business Machines Corporation Method to improve reliability of replacement gate device
CN103835000A (zh) * 2012-11-20 2014-06-04 上海华虹宏力半导体制造有限公司 一种高温改善多晶硅表面粗糙度的方法
CN110612596B (zh) * 2017-04-13 2023-08-15 应用材料公司 用于沉积低介电常数膜的方法与设备
CN110898838B (zh) * 2019-09-06 2022-06-10 天津大学 毫秒激光直写技术合成Ni掺杂FeOOH/NF的制备方法及应用

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US638004A (en) * 1899-01-21 1899-11-28 Incandescent Mantle Machine Company Machine for inserting shirring-strings into blanks of incandescent mantles.
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
US5179677A (en) * 1990-08-16 1993-01-12 Applied Materials, Inc. Apparatus and method for substrate heating utilizing various infrared means to achieve uniform intensity
US5106792A (en) * 1990-12-20 1992-04-21 General Electric Company CBN/CBN composite masses and their preparation
US5189718A (en) * 1991-04-02 1993-02-23 Siecor Corporation Composite cable containing light waveguides and electrical conductors
EP1421607A2 (en) * 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
US20030040130A1 (en) * 2001-08-09 2003-02-27 Mayur Abhilash J. Method for selection of parameters for implant anneal of patterned semiconductor substrates and specification of a laser system
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6803297B2 (en) * 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US6897131B2 (en) * 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US6998153B2 (en) * 2003-01-27 2006-02-14 Applied Materials, Inc. Suppression of NiSi2 formation in a nickel salicide process using a pre-silicide nitrogen plasma
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7122435B2 (en) * 2004-08-02 2006-10-17 Texas Instruments Incorporated Methods, systems and structures for forming improved transistors
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7687383B2 (en) * 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
US7485528B2 (en) * 2006-07-14 2009-02-03 Micron Technology, Inc. Method of forming memory devices by performing halogen ion implantation and diffusion processes

Also Published As

Publication number Publication date
CN101192516A (zh) 2008-06-04
US20080132039A1 (en) 2008-06-05

Similar Documents

Publication Publication Date Title
US7572715B2 (en) Selective epitaxy process with alternating gas supply
JP5371229B2 (ja) シリコンと炭素を含有するエピタキシャル層の形成及び処理
US7560352B2 (en) Selective deposition
TWI400744B (zh) 含矽與碳磊晶層之形成
US7737007B2 (en) Methods to fabricate MOSFET devices using a selective deposition process
US7598178B2 (en) Carbon precursors for use during silicon epitaxial film formation
US7132338B2 (en) Methods to fabricate MOSFET devices using selective deposition process
TWI383435B (zh) 含矽磊晶層之形成
JP5115970B2 (ja) 選択エピタキシープロセス制御
TWI414006B (zh) 含有矽及碳之磷摻雜磊晶層的原位形成方法
CN101460654A (zh) 使用含碳的硅薄膜形成超浅接合区的方法
CN101192516B (zh) 包含硅和碳的外延层的形成和处理
US7837790B2 (en) Formation and treatment of epitaxial layer containing silicon and carbon
KR20070022046A (ko) 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent for invention or patent application
CB02 Change of applicant information

Address after: American California

Applicant after: Applied Materials Inc.

Address before: American California

Applicant before: Applied Materials Inc.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120328

Termination date: 20151130

EXPY Termination of patent right or utility model